[发明专利]多级时延电路

说明书

技术领域

本发明涉及一种用于芯片集成电路中的多级时延电路。

背景技术

芯片集成电路当中常用到时延功能，用于电路中的各类时钟校准或缓冲电涌冲击。较常采用的方式是串联的多个反相器，每个反相器实现一个时间的延迟，但达到较佳的缓冲效果往往需求有多个反相器，不仅增加了电路的体积，而且反相器的耐压性能也并不优秀。相比较而言，MOS管一种的开关元件具有体积小、耐压性能优秀等特点，故本发明利用MOS管来实现一种时延电路。

发明内容

本发明提出一种多级时延电路，用于克服背景技术中所提及的技术问题，其具体技术方案如下：

一种多级时延电路，至少包括由PMOS管Q1和NMOS管Q2组成的第一级电路，由PMOS管Q3和NMOS管Q4组成的第二级电路，所述PMOS管Q1和NMOS管Q2、PMOS管Q3和NMOS管Q4分别串联接于电源端与地端之间，各级电路的输出端设有滤波电容。

于本发明的一个或多个实施例当中，所述电源端连接有直流的电压源或电流源。

于本发明的一个或多个实施例当中，所述PMOS管Q1的源极连接所述电源端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q1的漏极连接该级电路的输出端，并于输出端设有滤波电容C1；所述PMOS管Q3的源极连接所述电源端，其漏极连接所述NMOS管Q4的源极，所述NMOS管Q4的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q1的漏极连接该级电路的输出端,并于输出端设有滤波电容C2。

于本发明的一个或多个实施例当中，还包括由PMOS管Q5和NMOS管Q6组成的第三级电路，所述PMOS管Q5的源极连接所述电源端，其漏极连接所述NMOS管Q6的源极，所述NMOS管Q6的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q5的漏极连接该级电路的输出端，并于输出端设有滤波电容C3。

本发明电路体积小巧、耐压性能优秀，每增加一级电路性能得到较为明显的提升，而且MOS管元件的电气性能稳定，寿命长，十分适合在中大规模芯片集成电路中使用。

附图说明

图1为本发明的多级时延电路实施例一的电路原理图。

图2为本发明的多级时延电路实施例二的电路原理图。

具体实施方式

如下结合附图，对本申请方案作进一步描述：

如图1所示，本发明的实施例一：

一种多级时延电路，至少包括由PMOS管Q1和NMOS管Q2组成的第一级电路，由PMOS管Q3和NMOS管Q4组成的第二级电路，所述PMOS管Q1和NMOS管Q2、PMOS管Q3和NMOS管Q4分别串联接于电源端与地端之间，各级电路的输出端设有滤波电容。

所述PMOS管Q1的源极连接所述电源端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q1的漏极连接该级电路的输出端，并于输出端设有滤波电容C1；所述PMOS管Q3的源极连接所述电源端，其漏极连接所述NMOS管Q4的源极，所述NMOS管Q4的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q1的漏极连接该级电路的输出端,并于输出端设有滤波电容C2。

所述电源端连接有直流的电压源或电流源。

如图2所示，本发明的实施例二：

其于上述实施例一的基础上，增设有由PMOS管Q5和NMOS管Q6组成的第三级电路，所述PMOS管Q5的源极连接所述电源端，其漏极连接所述NMOS管Q6的源极，所述NMOS管Q6的漏极连接地端，二者的栅极共连接至该级电路的输入端，PMOS管Q5的漏极连接该级电路的输出端，并于输出端设有滤波电容C3。

上述优选实施方式应视为本申请方案实施方式的举例说明，凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本专利的保护范围。