[发明专利]二极管辅助触发的可控硅器件及其制造方法、集成电路

说明书

技术领域

本发明属于集成电路技术领域，具体涉及到一种二极管辅助触发的可控硅器件及其制造方法、集成电路。

背景技术

集成电路的静电放电(Electrostatic Discharge，ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100～200纳秒，上升时间仅约0.1～10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。对于深亚微米的集成电路，二极管触发的硅控整流器(Diode Triggered Silicon Controlled Rectifier，DTSCR)由于触发电压可调，单位面积的电流泄放能力强而被广泛的应用于先进工艺下的ESD保护。

对于现有的DTSCR器件，为了降低静态泄漏电流需要增加二极管个数，这又会带来版图面积的增加，增加了设计成本；在VF-TLP(Very Fast-Transmission Line Pulse)测试下器件的开启时间较长，在CDM(Charged Device)事件发生时防护器件不能够及时开启，造成内部核心电路的栅氧化层击穿而失效。

发明内容

本发明所要解决的技术问题是如何在不增加版图面积的前提下，降低DTSCR结构的泄露电流，缩短开启时间。

针对该技术问题本发明提供了一种二极管辅助触发的可控硅器件，包括：

依次设置在P型衬底上的第一P+注入区，第一N+注入区和至少两个N阱区，每一N阱区内均设置有靠近所述第一P+注入区的第二P+注入区和远离所述第一P+注入区的第二N+注入区；

还包括：金属互联区，用于连接相邻的N阱区内的第二N+注入区和第二P+注入区；

其中，所述第二P+注入区在所述P型衬底表面形成的图形的面积不全相等且均不大于所述第一P+注入区在所述P型衬底表面形成的图形的面积；

所述第二N+注入区在所述P型衬底表面形成的图形的面积不全相等且均不大于所述第一N+注入区在所述P型衬底表面形成的图形的面积。

优选地，所述第二P+注入区和所述第二N+注入区在所述P型衬底表面形成的图形的面积沿着远离所述第一P+注入区的方向减小且位于同一N阱区的第二P+注入区和第二N+注入区的面积相等。

优选地，所述第一P+注入区，第一N+注入区、距所述第一P+注入区最近的第二P+注入区和距所述第一P+注入区最近的第二N+注入区在所述P型衬底表面形成的图形是面积相等且长边长度相等的矩形，且所有所述矩形的中心点的连线垂直于所述长边。

优选地，所述第二P+注入区和第二N+注入区在所述P型衬底表面形成的图形是宽边长度相等，长边长度沿着远离所述第一P+注入区的方向按照预设比例减小的矩形。

优选地，所述第二P+注入区和第二N+注入区的在所述P型衬底表面形成的图形的中心点的连线垂直于所述长边。

优选地，所述金属互联区是一边长等于与其连接的第二P+注入区的长边长度相等的矩形。

另一方面，本发明提供了一种二极管辅助触发的可控硅器件的制造方法，包括：

S1：依次在P型衬底上形成第一P+注入区，第一N+注入区和至少两个N阱区，在每一N阱区内，形成靠近所述第一P+注入区的第二P+注入区和远离所述第一P+注入区的第二N+注入区；

S2：形成连接相邻N阱区内的第二N+注入区和第二P+注入区的金属互联区；

其中，所述第二P+注入区在所述P型衬底表面形成的图形的面积不全相等且均不大于所述第一P+注入区在所述P型衬底表面形成的图形的面积；

所述第二N+注入区在所述P型衬底表面形成的图形的面积不全相等且均不大于所述第一N+注入区在所述P型衬底表面形成的图形的面积。

优选地，在所述步骤S1之前还包括：形成用于制作N阱区的第一版图和用于制作第一P+注入区，第一N+注入区、第二P+注入区和第二N+注入区的第二版图；

其中，所述第一版图中包括至少两个第一矩形，所述矩形的短边相等、长边均平行，沿着预设的第一方向，第一版图上的矩形长边长度减小；

所述第二版图中与每一所述第一矩形对应的位置内包括两个短边相等，长边平行于所述第一矩形长边的第二矩形，第二矩形的长边长度小于与其对应的第一矩形的长边的长度；在所述第二版图上，从长边长度最长的第二矩形开始，沿着预设的第二方向，还包括两个短边相等，长边平行于所述第二矩形长边的第三矩形；