[发明专利]一种FPGA的资源布局方法及装置

说明书

本发明公开一种FPGA的资源布局方法及装置，该方法包括将FPGA中的一个或多个工艺算子映射到门级算子，所述工艺算子包括一个或多个基本门电路；将一个或多个门级算子定义为门级算子组；将各个门级算子组映射到格点电路单元。本发明通过以上技术方案，解决现有FPGA的资源布局方案不够完善的问题。

技术领域

本发明涉及现场可编程门阵列(FPGA)技术领域，尤其涉及一种FPGA的资源布局方法及装置。

背景技术

在现代数字电路设计中，电路设计过程越来越复杂。由于FPGA芯片具有可编程的功能，简化了数字电路设计的过程。但随着数字电路的设计规模越来越大，各种资源也越来越多，对FPGA软件布局的性能要求也越来越高。

FPGA资源一般分为三种：可配置逻辑单元块(CLB)、输入/输出单元(IO)和可编程布线资源。其中，CLB根据功能又可以分为多个不同单元，如LUT(查找表)、FF(触发器)、RAM(随机存取存储器)、DSP(数字信号处理模块，如乘法器单元)、PLL(锁相回路或锁相环)、DLL(延迟锁相环)、PWU(上电模块)等等。通常情况下，根据FPGA芯片不同资源需求，上述资源并非均匀分部在FPGA芯片上。如果布局算法设计不合理，就会导致本来应该放置在一起的资源，却被放置的很远。从而使得布线难度增加，时序延时过长，满足不了用户设计需求。当前，布局算法主要面临着两大问题：大规模的设计尺寸(上百万单元)和复杂的设计约束(布局后实际的面积、时延、功耗、拥塞度等等)。

现今,FPGA实现电路功能是需要对成千上万甚至更多可编程开关进行编程,即确定其状态为导通还是断开,显然一一确定每个开关的状态是不现实的。实际设计中用户通常使用硬件描述语言如Verilog、VHDL,或者原理图作为输入,该过程是FPGA设计的第一步:设计输入；第二步,功能仿真,检查电路是否符合原始设计功能和时序；第三步,逻辑综合与优化,将电路功能完全用基本逻辑门实现,该过程包含逻辑优化过程；第四步,工艺映射与装箱,把生成的基本门电路映射到FPGA上,即使用FPGA上的基本单元CLB和IO实现基本门电路功能，具体的，目前的技术方案是，将基本门电路(类似于本发明中的工艺算子TechOperator)进行一定的处理后直接映射到FPGA基本单元(类似于本发明中的格点电路单元Grid Device)上，即将所有的TOP合理地放置在Grid Device上；第五步,布局布线,布局确定CLB和IO的位置,布线过程是使用合适的布线资源将CLB和IO连接起来；第六步,时序仿真,用于检验时序是否满足设定的时序约束条件或器件固有的时序规则,如建立时间、保持时间,进行时序仿真对于分析时序关系,估计系统性能,以及检查和消除竞争是非常必要的；第七步,生成位流文件下载到FPGA中去。

目前的FPGA设计流程布局会存在以下缺陷：可布局资源不能充分利用，布局的灵活性不强。

发明内容

本发明提供一种FPGA的资源布局方法及装置，解决现有FPGA的资源布局方案不够完善的问题。

为解决上述技术问题，本发明采用以下技术方案:

一种FPGA的资源布局方法，包括：

将FPGA中的一个或多个工艺算子映射到门级算子，所述工艺算子包括一个或多个基本门电路；

将一个或多个门级算子定义为门级算子组；

将各个门级算子组映射到格点电路单元。

在一些实施例中，将FPGA中的一个或多个工艺算子映射到门级算子包括：将FPGA中的一个或多个工艺算子的参数和端口映射到门级算子。

在一些实施例中，将一个或多个门级算子定义为门级算子组包括：将满足预设条件的多个相同的门级算子定义为门级算子组；或者将满足预设条件的多个不同的门级算子定义为门级算子组且所述门级算子组为一个新的门级算子。

在一些实施例中，将各个门级算子组映射到格点电路单元包括：