[发明专利]一种基于高速串行器的输入电路结构

权利要求书

1.一种基于高速串行器的输入电路结构，包括并行源信号，其特征在于，还包括

第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；

第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；

反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；

第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；

数字输入电路：接收第二多路复用电路输出的串行信号，其中包括分压电路、比较电路和参考电压电路，分压电路将串行信号限幅后发送给比较电路，参考电压电路向比较电路提供能够变化的反相参考电压。

2.根据权利要求1所述的一种基于高速串行器的输入电路结构，其特征在于，还包括

第三多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收高低逻辑电平且输出端输出差分信号。

3.根据权利要求1所述的一种基于高速串行器的输入电路结构，其特征在于，所述的比较电路，其输出端还连接有RISC架构的8位闪存单片机。

4.根据权利要求1所述的一种基于高速串行器的输入电路结构，其特征在于，所述的参考电压电路，包括单刀双掷开关。

5.根据权利要求1所述的一种基于高速串行器的输入电路结构，其特征在于，所述的反馈时钟发生器，包括

相位检测电路：接收并比较反向的第一时钟信号和差分信号，输出第一比较信号；

升压-降压电路：接收第一比较信号，输出控制电压信号；

复位电路：输出开关信号至升压-降压电路；

分频电路：接收第一时钟信号，输出半频率的第一时钟信号；

延时电路：接收控制电压信号以调整延时时间，并接收分频电路输出的时钟信号，输出反馈时钟信号。

6.根据权利要求5所述的一种基于高速串行器的输入电路结构，其特征在于，所述的复位电路，包括

第一比较器：输出第二比较信号；

第二比较器：输出第三比较信号；

第一或门：接收第一比较信号和第二比较信号；

与第一或门依次串联的第一反相器，第二反相器和缓冲器；

第二或门：其输入端连接有第一或门的输出端和第二反相器的输出端；

第三反相器：其输入端连接第二或门的输出端；

第一三极管：基极连接第三反相器的输出端，发射极连接电路高电端；

第二三极管：基极连接第二或门的输出端，发射极连接电路低电端。