[发明专利]LDO电路

权利要求书

1.一种LDO电路,其特征在于,包括：LDO主体电路和衬底选择电路；

所述LDO主体电路包括差分放大器、驱动管和串联电阻；所述差分放大器的第一输入端连接参考电压、第二输入端连接反馈电压、输出端连接到所述驱动管的栅极；

所述驱动管由MOS晶体管组成，所述驱动管的第一源漏电极连接电源电压，所述串联电阻连接在所述驱动管的第二源漏电极和地之间，由所述驱动管的第二源漏电极输出LDO输出电压，所述串联电阻的对所述LDO输出电压分压后得到所述反馈电压；

所述驱动管的衬底电极连接所述衬底选择电路的输出端，所述衬底选择电路的输入端连接所述电源电压和所述LDO输出电压；当所述电源电压正常工作时，所述衬底选择电路提供第一电压到所述驱动管的衬底电极，所述第一电压和所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止；当所述电源电压出现毛刺时，所述电源电压会降低，所述衬底选择电路提供第二电压到所述驱动管的衬底电极，所述第二电压和毛刺处降低了的所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止，使所述LDO输出电压在毛刺出现时不会下降；

所述驱动管包括一第一NMOS管；在所述第一NMOS管所对应的所述驱动管中，所述第一源漏电极为所述第一NMOS管的漏极，所述第二源漏电极为所述第一NMOS管的源极；所述驱动管的栅极为所述第一NMOS管的栅极；

所述第一NMOS管对应的所述衬底选择电路包括第二NMOS管和第三NMOS管；

所述第二NMOS管的漏极和所述第三NMOS管的栅极都连接所述电源电压，所述第三NMOS管的漏极和所述第二NMOS管的栅极都连接所述LDO输出电压；

所述第二NMOS管的衬底电极和所述第三NMOS管的衬底电极都接地；

所述第二NMOS管的源极和所述第三NMOS管的源极都连接所述第一NMOS管的衬底电极；

或者，所述驱动管包括一第一PMOS管；在所述第一PMOS管所对应的所述驱动管中，所述第一源漏电极为所述第一PMOS管的源极，所述第二源漏电极为所述第一PMOS管的漏极；所述驱动管的栅极为所述第一PMOS管的栅极；

所述第一PMOS管对应的所述衬底选择电路包括第二PMOS管和第三PMOS管；

所述第二PMOS管的源极和所述第三PMOS管的栅极都连接所述电源电压，所述第三PMOS管的源极和所述第二PMOS管的栅极都连接所述LDO输出电压；

所述第二PMOS管的衬底电极和漏极以及所述第三PMOS管的衬底电极和漏极都连接所述第一PMOS管的衬底电极。

2.如权利要求1所述的LDO电路,其特征在于：所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都采用native NMOS管。

3.如权利要求1或2所述的LDO电路,其特征在于：所述驱动管同时包括所述第一NMOS管和所述第一PMOS管，所述第一NMOS管为主驱动管，所述第一PMOS管为辅助驱动管。

4.如权利要求3所述的LDO电路,其特征在于：所述第一PMOS管的栅极连接到一逻辑电路，所述逻辑电路根据所述电源电压的大小控制所述第一PMOS管的导通或断开，当所述电源电压低于阈值电压时，所述逻辑电路使所述第一PMOS管导通；当所述电源电压高于所述阈值电压时，所述逻辑电路使所述第一PMOS管断开。

5.如权利要求1或2所述的LDO电路,其特征在于：第一电容连接在所述驱动管的第二源漏电极和地之间。

6.如权利要求3所述的LDO电路,其特征在于：第一电容连接在所述驱动管的第二源漏电极和地之间。

7.如权利要求1所述的LDO电路,其特征在于：在所述电源电压的毛刺处，所述电源电压以纳秒量级的时间从所述电源电压的正常工作时的值下降到0伏、接着以纳秒量级的时间从0伏上升到所述电源电压的正常工作时的值。

8.如权利要求2所述的LDO电路,其特征在于：在所述第一NMOS管所对应的所述驱动管中，所述第一电压的大小为所述LDO输出电压；所述第二电压的大小为0V。

9.如权利要求4所述的LDO电路,其特征在于：在所述第一PMOS管所对应的所述驱动管中，所述第一电压的大小为所述电源电压；所述第二电压的大小为LDO输出电压。