[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一第一凸块于第一区域以及一第二凸块于第二区域，形成一第一掺杂层于第一鳍状结构及第一凸块上，之后再形成一第二掺杂层于第二鳍状结构及第二凸块上。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种利用固态掺质(solidstate doping,SSD)技术于鳍状结构下半部形成掺杂层的半导体元件及其制作方法。

背景技术

近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的设计仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。

发明内容

本发明较佳实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一第一凸块于第一区域以及一第二凸块于第二区域，形成一第一掺杂层于第一鳍状结构及第一凸块上，之后再形成一第二掺杂层于第二鳍状结构及第二凸块上。

本发明另一实施例公开一种半导体元件，包含：一基底，该基底具有一第一区域以及一第二区域；一第一鳍状结构设于第一区域上以及一第二鳍状结构设于第二区域上；一凸块设于第一区域及第二区域之间；一第一掺杂层设于第一鳍状结构及凸块上；以及一第二掺杂层设于第二鳍状结构及凸块上，其中第二掺杂层接触该第一掺杂层。

本发明又一实施例公开一种半导体元件，包含：一基底，该基底具有一第一区域以及一第二区域；一第一鳍状结构设于第一区域上以及一第二鳍状结构设于第二区域上；一第一凸块设于第一区域上；一第二凸块设于第二区域上；一第一掺杂层设于第一鳍状结构及第一凸块上；以及一第二掺杂层设于第二鳍状结构及第二凸块上。

附图说明

图1至图9为本发明较佳实施例制作一CMOS半导体元件的方法示意图；

图10为本发明另一实施例的半导体元件的结构示意图；

图11为本发明另一实施例的半导体元件的结构示意图。

主要元件符号说明

12 基底 14 NMOS区域

16 PMOS区域 18 鳍状结构

20 凸块 22 凸块

24 硬掩模 26 掺杂层