[发明专利]半导体装置及其制造方法

说明书

本申请是申请日为2010年8月24日、申请号为201010266857.X、发明 名称为“半导体装置及其制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体装置及其制造方法，尤其涉及一种凸块(bump) 结构的制造方法。

背景技术

现今的集成电路都是由数百万个有源(active)及/或无源(passive)装 置所组成，例如晶体管及电容。这些装置在初始时彼此隔离，但后来会内连 在一起而构成功能性电路。通常内连结构包括横向内连接(例如，金属线(导 线))及直向内连接(例如，介层连接窗(via)及接触窗(contact))。而 这些内连线对于现今集成电路的效能及密度限制产生越来越多影响。接合垫 形成于内连结构的顶部并露出于各个芯片的表面。芯片通过了接合垫而电性 连接至封装结构或另一芯片。接合垫可用于打线接合工艺(wirebonding)及 倒装芯片接合工艺(flip-chipbonding)。在典型的凸块工艺(bumpingprocess) 中，内连线结构形成于金属化层上，接着形成底层凸块金属化(UBM)层及 进行焊球(solderball)植入。

倒装芯片封装利用凸块进行芯片的I/O接合垫与基底之间或与封装的引 线架(leadframe)之间的电性连接。就结构上来说，凸块实际上包括了凸块 本身及位于凸块与I/O接合垫之间的凸块下金属(under-bumpmetallurgy, UBM)层。凸块下金属层通常包括依序排置的一粘着层、一阻障层及一润湿 (wetting)层。取决于凸块本身所使用的材料，其可分为焊料凸块、金凸块、 铜柱凸块、混金属凸块。近来，已提出了铜内连柱(copperinterconnectpost) 技术。其利用铜柱取代焊料凸块，以将电子部件连接至基底。铜内连柱可得 到具有最小凸块架桥(bumpbridging)机率的微小间距，以降低电路的电容 负载并容许电子部件在高频下操作。而仍需以焊料合金覆盖凸块结构以及连 接电子部件。

通常在凸块下金属层的湿蚀刻中，会产生各向同性蚀刻轮廓，其中所有 方向的蚀刻率是一样的，使被蚀刻的凸块下金属层发生底切(undercutting)， 其造成了不必要的线宽损失。湿蚀刻所造成的底切将引发应力集中，而在微 间距设计中发生凸块侧壁剥离、凸块破裂及凸块架桥。虽然蚀刻工艺中本来 就会发生底切问题，然而其不利于内连线的长期可靠度。底切使得焊料凸块 与芯片的接合垫之间的接合变差，因而危及焊料凸块结构的完整性，导致芯 片提早失效。

发明内容

为了解决现有技术的问题，在本发明一实施例中，一种半导体装置的制 造方法，包括：在具有一金属垫区的一半导体基底上方形成一封盖层，其中 封盖层具有一开口露出一部分的该金属垫区；在露出的金属垫区部分上方的 封盖层的开口内形成一凸块下金属层；在凸块下金属层上方形成一凸块层， 以填入封盖层的开口且延伸至封盖层的上表面；以及自封盖层的上表面去除 凸块层。

本发明另一实施例中，一种半导体装置的制造方法，包括：在具有一金 属垫区的一半导体基底上方形成一封盖层，其中封盖层具有一开口露出一部 分的金属垫区；顺着封盖层的开口的底部及侧壁形成一凸块下金属层且延伸 至封盖层的上表面；在凸块下金属层上方形成一凸块层，其中凸块层填入封 盖层的开口且位于封盖层的上表面上；以及自封盖层的上表面去除凸块层及 凸块下金属层。

本发明又一实施例中，一种半导体装置，包括：一半导体基底，包括一 金属垫区；一封盖层，位于半导体基底上方，且未覆盖金属垫区的一第一部 分；一凸块层，局部形成于封盖层内且电性连接至金属垫区的第一部分，其 中凸块层的一顶部突出于封盖层的上表面；以及一凸块下金属层，形成于封 盖层内且电性连接至金属垫区的第一部分，其中凸块下金属层形成于凸块层 与金属垫区的第一部分之间。