[发明专利]自动时钟配置系统及方法

说明书

技术领域

本发明涉及一种计算机系统，尤其涉及一种自动时钟配置系统。

背景技术

快速周边组件互连(Peripheral Component Interconnect Express，PCIe)是一种用于广泛多样计算机应用的高速串行计算机扩展总线标准。PCIe实施了串行、全双工(full duplex)、多线(multi-lane)、点对点互相连接、分组基础及交换基础的技术。

市面上对于可支持PCIe的可用装置有广泛的选择。其也可使用于现场可编程逻辑门阵列(FPGAs)及单芯片系统(systems-on-a-chip，SoCs)，提供灵活方法使设计者得以在系统中传送数据。PCIe的两个关键优点为其可扩展的带宽及弹性的时钟。举例而言，主机装置及周边装置可利用PCIe通信。

可靠的数据传输需要稳定的时钟基准。时钟信号是一种在高低状态间振荡的特殊类型信号，且被用以像节拍器似地协调数字电路的动作。时钟信号由时钟产生器(clock generator)所产生。最普通的时钟信号为具有50％工作循环的方波形式，通常带有固定、持续的频率。利用时钟信号来同步化的电路可在不论是时钟循环的上升边沿、下降边沿或在双重数据速率的情况下同时在上升边沿及下降边沿可被激活(active)。

基于Specification reversion 1.0a规格的PCIe要求总线的运行需要基准时钟(reference clock)。PCIe Card机电规格书(Electromechanical Specification reversion)2.0a规格将100MHz基频的差分方波基准时钟(differential square-wave reference clock)定义为基准时钟。一般而言，基准时钟信号可容许电性长线(to be electrically long)的路由(routing)。时钟信号的路由通常由一个或多个PCIe连接器及线段组成。信号传送长度过长会因电磁干扰(EMI)、射频干扰和/或时钟偏斜而造成时钟失真及导致过量抖动。在这些情况中，总线的性能可能会恶化。

相同的时钟源被分配至每个PCIe装置用以同时保持时钟对时钟的偏斜 在装置之间小于12纳秒。这在大型电路板或当跨接底板连接器至另一个电路板时会是个问题。

通用基准时钟信号(Refclk)为在市面装置中被广泛支持的架构。通用基准时钟信号可以支持扩频时钟(spread-spectrum clocking，SSC)，其可有效地减少电磁干扰。

周边组件互连特殊研究小组(peripheral component interconnect special interest group，PCI-SIG)为负责规定周边组件互连、PCI-X及PCIe计算机总线的电子产业联盟。PCI-SIG发布单独通用基准时钟信号独立扩频时钟(Separate Refclk Independent SSC，SRIS)架构作为改善时钟信号质量的一个选择。然而，不是每个主机装置及每个周边装置都支持SRIS。

发明内容

下文展示一或多个实施方式的简化总结以提供本技术的基本理解。此总结不是本技术所有预期实施方式的广泛概述，且并非旨在确定所有实施例的关键或重要元素，也不描述本技术的任何或所有态样的范围。其唯一的目的为以简化的形式展示一个或多个实施例的某些概念，作为下文所呈现更详细叙述的前言。

在某些实施方式中，一种自动时钟配置的方法藉由具有主机及周边装置的系统而被执行。连接主机及周边装置的周边接口的第一通用输入/输出(general-purpose input/output，GPIO)之上的主机指示主机是否支持第一时钟配置。周边装置从第一GPIO接收主机是否支持第一时钟配置。周边装置选择使用周边装置的本地时钟，作为对主机支持第一时钟配置的响应。周边装置选择使用主机的基准时钟信号，作为对主机不支持第一时钟配置的响应。

附图说明

本技术的这些及其他简易方面将在实施方式及所附的权利要求书中搭配附图来陈述，其中：

图1显示一例示性自动时钟配置系统的示意图；

图2显示一例示性自动时钟配置系统的方块图；

图3A及图3B显示一例示性周边接口的引脚定义的示意图；

图4显示周边装置的自动时钟配置的一例示性流程图；

图5显示周边装置的自动时钟配置的一例示性方法的示意图；以及

图6显示一例示性计算机系统的方块图。

【符号说明】