[发明专利]鳍状晶体管元件

说明书

本发明公开一种鳍状晶体管(finFET)元件，其包含至少一鳍状结构，一第一导电型态掺杂阱以及一与之相邻的第二导电型态掺杂阱定义于该鳍状结构上，一凹槽位于该鳍状结构中，并位于该第一导电型态掺杂阱与该第二导电型态掺杂阱之间，一绝缘层位于该凹槽内，以及一金属栅极横跨并位于该绝缘层上。

技术领域

本发明涉及一种高压金属氧化物半导体(high voltage metal-oxide-semiconductor，以下简称为HV MOS)晶体管元件，尤其是涉及一种高压横向双扩散金属氧化物半导体(high voltage lateral double-diffused metal-oxide-semiconductor，HV-LDMOS)晶体管元件。

背景技术

在具有高压处理能力的功率元件中，双扩散金属氧化物半导体(double-diffusedMOS，DMOS)晶体管元件持续受到重视。常见的DMOS晶体管元件有垂直双扩散金属氧化物半导体(vertical double-diffused MOS，VDMOS)与横向双扩散金属氧化物半导体(LDMOS)晶体管元件。而LDMOS晶体管元件因具有较高的操作频宽与操作效率，以及易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，如中央处理器电源供应(CPUpower supply)、电源管理系统(power management system)、直流/交流转换器(AC/DCconverter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为源极端所设置的低掺杂浓度、大面积的横向扩散漂移区域，其目的在于缓和源极端与漏极端之间的高电压，因此可使LDMOS晶体管元件获得较高的击穿电压(breakdown voltage)。

由于HV MOS晶体管元件所追求的两个主要特性为高元件密度以及高击穿电压，且这两个要求常常是彼此冲突难以权衡的。因此目前仍需要一种可在高电压环境下正常运作，且满足高击穿电压但不致降低元件密度的解决途径。

发明内容

本发明提供一种鳍状晶体管(finFET)元件，包含至少一鳍状结构，一第一导电型态掺杂阱以及一与之相邻的第二导电型态掺杂阱定义于该鳍状结构上，一凹槽位于该鳍状结构中，并位于该第一导电型态掺杂阱与该第二导电型态掺杂阱之间，一绝缘层位于该凹槽内，以及一金属栅极横跨并位于该绝缘层上。

本发明另提供一种鳍状晶体管(finFET)元件，包含至少一鳍状结构，一第一导电型态掺杂阱以及一与之相邻的第二导电型态掺杂阱定义于该鳍状结构上，一区域边界位于该第一导电型态掺杂阱与该第二导电型态掺杂阱之间，一凹槽位于该鳍状结构中，并位于该第一导电型态掺杂阱与该第二导电型态掺杂阱之间，一绝缘层位于该凹槽内，以及一金属栅极横跨并位于该绝缘层上，其中该金属栅极的一侧壁与该区域边界对齐。

本发明提供一种具有LDMOS结构的高压鳍状晶体管。通过设置一绝缘层在工作栅极下，不仅增加LDMOS的源极至漏极的长度(也就是通道长度)，也同时提高LDMOS的击穿电压。此外，本发明的高压鳍状晶体管结构可与目前现有的技术相容，却不会增加晶体管元件的大小。

附图说明

图1至图8绘示根据本发明第一较佳实施例的一具有横向双扩散金属氧化物半导体的高压鳍状晶体管的结构示意图，其中:

图1绘示鳍状结构位于一基底上；

图2绘示形成一绝缘层于该鳍状结构内；

图3绘示形成多个虚置栅极堆叠结构于该鳍状结构上；

图4-图5绘示形成多个外延层于该鳍状结构上；

图6绘示形成一绝缘层于该鳍状结构上，并对该些外延层进行一离子掺杂步骤；

图7-图8绘示形成多个金属栅极结构于该鳍状结构上。