[发明专利]基于令牌桶的模拟总线有效带宽的仿真组件及方法

说明书

本发明公开了一种基于令牌桶的模拟总线有效带宽的仿真组件及方法，涉及EDA验证技术领域。该仿真组件包括：写侧延迟计算模块、写侧令牌控制模块、读侧延迟计算模块以及读侧令牌控制模块其中，写侧延迟计算模块，用于计算写侧写入一拍数据所需要的延迟周期；写侧令牌控制模块，用于每当延迟写侧计算的延迟周期后，在有写请求时，增加令牌桶内的令牌数量；读侧延迟计算模块，用于计算读侧读出一拍数据所需要的延迟周期；读侧令牌控制模块，用于每当延迟读侧计算的延迟周期后，在有读请求来临且总线可以输出数据时，输出数据并减少令牌桶内的令牌数量。本发明能在精确性、灵活性、重用性以及均匀性方面均满足越来越复杂的总线验证需求。

技术领域

本发明涉及EDA(Electronic Design Automation，电子设计自动化)验证技术领域，具体来讲是一种基于令牌桶的模拟总线有效带宽的仿真组件及方法。

背景技术

现在越来越多的芯片内部用到总线技术，而受限于晶振时钟的精度，往往总线的设计带宽要大于承载业务的带宽。如设计承载ODU4(其带宽为239/227×99532800kbit/s，约104.7944Gbit/s)的总线可能会被设计成为320bit位宽，时钟速率为349.92M，即带宽为111.9744Gbit/s，大于被承载的业务(ODU4)的带宽。

由于总线的带宽大于所承载业务的带宽，因此，总线上的数据不是每个时钟周期都是有效的。总线数据有效使能占空比可以由以下公式表示：

在仿真中模拟类似的总线接口最难的就是控制总线数据有效信号。现有的做法是，按照带宽比例关系算出大致的占空比，然后通过这个固定占空比来控制总线的数据使能信号。这种做法有很多弊端，具体表现如下：

第一，很多情况下总线带宽不能被总线所承载的业务带宽除尽，因此，固定占空比的做法不可能精确。而总线带宽是一定的，如果在模拟总线数据有效使能占空比时，结果偏大或者偏小都会导致总线所承载的业务带宽偏大或者偏小。如果把总线看成是DUT(Designunder test，被测试对象)的入口，业务端口看成是DUT的出口，那么这种不精确导致DUT入口数据量大于出口数据量，或者DUT入口数据量小于出口数据量，对DUT中的缓存产生影响，使仿真无法继续或者仿真结果不准确。

第二，总线所承载的业务带宽是会有变化的，根据每种业务种类的不同，需要模拟几个到几百ppm(part per million，百万分之几)的偏差。当总线带宽变化时，总线数据有效信号的占空比也会相应的变化，如果采用固定占空比的做法就需要重新设计。

第三，固定占空比的做法没有固定的算法，导致每个不同的场景都需要重新设计。比如产生一个占空比为3/7和4/11的数据有效信号就不可能用同一种算法。

第四，采用固定占空比做法产生出来的数据有效信号不容易做到均匀，可能会对DUT中的缓存造成冲击。比如产生一个占空比为4/11的数据有效信号，无论怎么排布空闲都不能被均匀分布，而采用固定占空比的做法，每隔11个周期将会是一个循环，很有可能导致某段空闲比其他空闲多几拍，或者某段有效数据比其他有效数据多几拍这种情况。

总之，现有的总线有效带宽模拟方法在精确性、灵活性、重用性以及均匀性方面都无法满足越来越复杂的总线验证需求。

发明内容

针对现有技术中存在的缺陷，本发明要解决的技术问题为：设计一种在精确性、灵活性、重用性以及均匀性方面都能满足总线验证需求的总线有效带宽模拟方案。

为解决以上技术问题，本发明采取的技术方案是：提供一种基于令牌桶的模拟总线有效带宽的仿真组件，包括写侧延迟计算模块、写侧令牌控制模块、读侧延迟计算模块以及读侧令牌控制模块；

所述写侧延迟计算模块用于：根据写侧设置的总线所承载业务的带宽、数据宽度以及当前总线所承载业务的带宽偏差计算出写侧写入一拍数据所需要的延迟周期；