[发明专利]一种可编程高速接口数据输出装置

说明书

技术领域

本发明属于半导体集成电路领域，具体涉及一种可编程接口的数 据输出装置。

背景技术

在高速接口领域，采用差分信号满足更快的数据输出要求是一种 常见手段。传输数据的同时发送同步时钟是一种解决接收端信号同步 的方法，最常见的是在每个时钟周期发送一次数据(单倍数据速率， SDR)。随着对传输速率要求的增高，同时在时钟的两个边沿发送数 据(双倍数据速率，DDR)也成为发展趋势。

出于成本及市场受众面考虑，能适应更广泛的应用背景的可编程 端口需要同时满足上述两种传输需求。

发明内容

本发明要解决的技术问题是：为了解决背景技术提出的问题，本 发明提供一种可编程高速接口数据输出装置，其能够同时支持DDR 和SDR两种电路。

本发明解决其技术问题所采用的技术方案是：[见权利要求书]

本发明的有益效果是，本发明通过寄存器的可编程性，使得输出 数据能够灵活地在不同位宽，不同输出模式间进行切换，其适合应用 在具备可编程能力的集成电路中，不但能够提高电路的灵活性和可扩 展性，而且还降低了制造成本。

附图说明

图1是本发明可编程高速接口数据输出装置的框图。

图2是本发明数据输出模块中输出通道的结构示意图。

具体实施方式

现在结合附图对本发明作进一步详细的说明。这些附图均为简化 的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本 发明有关的构成。

如图1所示，本发明所述的可编程高速接口数据输出装置包括： 数据缓存模块、数据输出控制模块、数据输出分配模块、数据输出模 块、配置模块及状态记录模块。数据缓存模块与数据输出控制模块相 互连接；数据输出控制模块用于接收所述数据采集模块传输的数据信 息，并用于协调和控制所述其他模块的工作，分别与数据输出分配模 块、数据输出模块相连接；配置模块及状态记录模块分别与数据输出 控制模块相连接，数据缓存模块依次与数据输出分配模块、数据输出 模块相连接。

其中，数据缓存模块可以是该技术领域中常用的一种或者多种缓 存模式，例如FIFO(FirstInFirstOut，先进先出数据缓存器)或者异步 存储器等。数据输出模块包括N个并联的输出通道，其中N可以由 用户根据需求自行定义。配置模块具备可读写性，通过对其编程可以 设置数据输出分配模块以及数据输出模块的工作方式；状态寄存器记 录数据缓存模块异常工作状态。

首先，待输出的数据先通过内部总线写入数据采缓存模块，由数 据输出分配模块控制入数据采缓存模块数据的输出，并将数据缓存模 块的异常工作状态记录在状态记录模块，然后，数据输出分配模块在 分配传输的数据时，依据配置模块设置输出分配模块及所述数据输出 模块的工作方式，传输方式，数据输出模块的有效输出通道数，将数 据采缓存模块输出的并行数据以比特为单位分配给数据输出模块的 每个传输通道输出，同时为数据输出模块分配控制时钟及控制信号； 并对所述数据输出模块中未使用的通道进行关闭，若输出数据无效 时，则由所述数据输出控制模块向所述数据输出模块发送不输出该数 据信息的指令；最后，数据输出模块采用互补信号驱动的并列触发器 对待输出数据进行锁存，并列触发器的输出通过支持三态的双输入缓 冲器进行输出。

进一步的，数据输出分配模块通过读取数据采缓存模块的空/满 状态进而控制数据采缓存模块数据输出。当数据采缓存模块状态为空 时，则停止读取数据，这时数据分配模模块则停止数据分配，并在状 态记录模块中记录该事件，数据输出控制器通过接收状态记录模块中 的指令信息对所述数据输出模块的输出功能进行关闭；当数据采缓存 模块状态为满时，不停止数据读取，但在状态记录模块中记录该事件。 所述数据缓存模块为空或满的状态最终通过在所述配置模块中重新 进行置位以清除上述状态。