[发明专利]一种占空比矫正电路及增大输入时钟范围的方法有效
| 申请号： | 201610107465.6 | 申请日： | 2016-02-26 |
| 公开（公告）号： | CN105610413B | 公开（公告）日： | 2018-07-27 |
| 发明（设计）人： | 郭晓锋 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03K3/017 | 分类号： | H03K3/017 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 陆万寿 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 一种 矫正 电路 增大 输入 时钟 范围 方法 | ||
1.一种占空比矫正电路，其特征在于，包括分频器、第一DCC延迟链、第二DCC延迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟信号(000)，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器；
所述分频器用于将单个输入时钟信号(000)转化为两个差分输出时钟信号：第一分频信号(000’)和第二分频信号(000’_n)；第一分频信号(000’)和第二分频信号(000’_n)的频率是输入时钟信号(000)频率的一半；第一分频信号(000’)和第二分频信号(000’_n)的上升沿相差一个输入时钟周期；第一分频信号(000’)和第二分频信号(000’_n)的高低电平脉宽均为一个输入时钟周期；
所述倍频器用于将输入的四个一半输入时钟频率的时钟信号进行逻辑运算，得到一个全频率且占空比50％的输出时钟信号；
输入时钟信号(000)首先通过分频器得到差分的半频率第一分频信号(000’)和第二分频信号(000’_n)；第一分频信号(000’)通过第一DCC延迟链得到第一延迟信号(180)，第一延迟信号(180)通过第二DCC延迟链得到第二延迟信号(360)；第二分频信号(000’_n)通过第三DCC延迟链得到第三延迟信号(180_n)；
将第二延迟信号(360)和第二分频信号(000’_n)输入到鉴相器进行鉴相，鉴相器的输出信号输入至控制器进行逻辑运算和移位控制；控制器的输出控制信号同时控制第一DCC延迟链、第二DCC延迟链和第三DCC延迟链，调整各延迟链的延迟时间，最终稳定到第二延迟信号(360)上升沿和第二分频信号(000’_n)的上升沿对齐；
达到稳态之后，第一分频信号(000’)、第二分频信号(000’_n)、第一延迟信号(180)和第三延迟信号(180_n)经过倍频器，得到一个全频率且占空比50％的输出时钟信号。
2.一种增大输入时钟范围的方法，其特征在于，包括以下步骤：
将输入时钟信号(000)首先通过分频器得到差分的半频率时钟信号第一分频信号(000’)和第二分频信号(000’_n)；将第一分频信号(000’)通过第一DCC延迟链得到第一延迟信号(180)，第一延迟信号(180)通过第二DCC延迟链得到第二延迟信号(360)；将第二分频信号(000’_n)通过第三DCC延迟链得到第三延迟信号(180_n)；
将第二延迟信号(360)和第二分频信号(000’_n)输入到鉴相器进行鉴相，鉴相器的输出信号输入至控制器进行逻辑运算和移位控制；控制器的输出控制信号同时控制第一DCC延迟链、第二DCC延迟链和第三DCC延迟链，调整各延迟链的延迟时间，最终稳定到第二延迟信号(360)上升沿和第二分频信号(000’_n)的上升沿对齐；
达到稳态之后，第一分频信号(000’)、第二分频信号(000’_n)、第一延迟信号(180)和第三延迟信号(180_n)经过倍频器，得到一个全频率且占空比50％的输出时钟信号。
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