[发明专利]一种检测最终时钟输出的延迟锁相环和占空比矫正电路

权利要求书

1.一种检测最终时钟输出的占空比矫正电路，其特征在于，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；

DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端；

占空比检测电路由单端转双端电路、电平检测电路和比较器依次连接组成；占空比检测电路的输入为时钟传输电路最终输出的输出时钟，输出时钟经过单端转双端电路转换为差分的时钟信号LDCCR和LDCCF，此差分时钟信号通过电平检测电路来检测其高电平和低电平持续时间，生成代表高电平和低电平有效时间的电压模拟信号LCMPR和LCMPF，将此对电压信号送入比较器进行比较，产生代表占空比是否大于50％的DCC控制信号。

2.根据权利要求1所述的一种检测最终时钟输出的占空比矫正电路，其特征在于，占空比检测电路用于对时钟传输电路最终输出时钟的占空比进行检测，输出代表占空比是否大于50％的DCC控制信号，此控制信号输入至DCC电路对时钟占空比进行调整，达到系统最终输出时钟为50％占空比的稳态。

3.根据权利要求1所述的一种检测最终时钟输出的占空比矫正电路，其特征在于，DCC电路包括控制器和DCC延迟链；占空比检测电路输出的DCC控制信号输入至控制器，通过控制器中的逻辑运算控制DCC延迟链的上升沿和下降沿的偏移延时时间，进行时钟占空比的调节，使占空比检测电路所检测时钟占空比为50％。

4.根据权利要求1所述的一种检测最终时钟输出的占空比矫正电路，其特征在于，电平检测电路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N1、NMOS管N2、NMOS管N3、电容C1和电容C2；

PMOS管P1的源极连接电源；漏极连接PMOS管P2和源极和PMOS管P3的源极；PMOS管P1的栅极连接电压偏置信号PBIAS；PMOS管P2的漏极、PMOS管P4的源极、NMOS管N1的漏极和电容C1的正极共接；PMOS管P3的漏极、PMOS管P4的漏极、NMOS管N2的漏极和电容C2的正极共接；电容C1的负极和电容C2的负极接地；NMOS管N1的源极和NMOS管N2的源极连接NMOS管N3的漏极，NMOS管N3的源极接地；输入信号LDCCR连接PMOS管P2的栅极和NMOS管N1的栅极；输入信号LDCCF连接PMOS管P3的栅极和NMOS管N2的栅极；NMOS管N3的栅极连接电压偏置信号NBIAS，PMOS管P4的栅极连接检测电路的使能信号EN。