[发明专利]一种多目标的高速debug电路

说明书

本发明提供一种多目标的高速debug电路，包括多核CPU系统、时间信息单元、时间信息控制单元、debug信息采集单元、ATB协议转化单元、ATB混合单元、接口控制单元、配置总线以及协议解析单元；由时间信息单元为多核CPU系统的每个CPU和cache电路带上时间信息，再依次通过debug信息采集单元、ATB协议转化单元，所述ATB协议转化单元、ATB混合单元和接口控制单元将debug信息导出至芯片的可观测IO；所述协议解析单元通过配置总线分别控制所有模块。本发明可以实现多核cpu之间的交互设置多核cpu之间的信息交互输出,同时除了指令指针外,还可以实时打印处理的输出和cpu状态.完全可以满足当前高速发展的高性能soc芯片的需求。

技术领域

本发明涉及一种SOC芯片，特别涉及一种SOC芯片的高速debug电路。

背景技术

随着SOC芯片技术的快速发展，CPU运行速度越来越快，对芯片的debug提出了更高的要求。

在传统的设计中，由于芯片整体较为简单和debug只需要设置断点和打印debug指针信息即可，但是随着芯片的设计复杂化，性能和运行速度也越来越高，传统的debug设计方法已经不能满足高性能soc芯片的需求，速度太慢，打印的信息太少，因此需要进一步地改进。

发明内容

本发明要解决的技术问题，在于提供一种多目标的高速debug电路，可以实现多核CPU之间的交互设置多核CPU之间的信息交互输出，同时除了指令指针外，还可以实时打印处理的输出和CPU状态。完全可以满足当前高速发展的高性能soc芯片的需求。

本发明是这样实现的：一种多目标的高速debug电路，包括一多核CPU系统、复数个时间信息单元、一时间信息控制单元、复数个debug信息采集单元、复数个ATB协议转化单元、一ATB混合单元、一接口控制单元、配置总线以及协议解析单元；所述多核CPU系统包括复数个CPU和一cache电路，每个CPU和cache电路均分别连接一所述时间信息单元和一debug信息采集单元；

所述时间信息控制单元分别连接复数个时间信息单元、ATB混合单元和接口控制单元；所述复数个debug信息采集单元均对应连接一ATB协议转化单元，所述复数个ATB协议转化单元均通过所述ATB混合单元和接口控制单元依次连接至芯片的可观测IO；所述协议解析单元通过所述配置总线分别连接所述复数个时间信息单元、所述复数个debug信息采集单元、所述ATB混合单元以及所述接口控制单元；

所述高速debug电路的工作流程如下:

(1)、电路上电并进入debug模式后，所述jtag协议解析单元控制所述配置总线将所有的所述时间信息单元和所述时间信息控制单元进行初始化；设置CPU的优先级，同时设置所述接口控制单元的输出优先级，设置多核CPU之间的优先级断点；配置debug信息采集单元；

(2)、当CPU开始工作后，每个CPU一旦出现程序指针变化，或者读写操作，对应的debug信息采集单元就会采集一次该CPU的debug信息，包括运行指针，运行程序内容，读取和写入数据的值，并和时间信息产生单元送来的时间信息值一起送往debug信息采集单元，同时，所述cache电路的每次内部数据变化也会将对应的地址和新的数据送往对应的debug信息采集单元；

(3)、所述时间信息单元会产生时间信息送往CPU，同时会将CPU每个动作的时间信息送往时间信息控制单元，实现以下功能:

A)产生时间信息给CPU，让每个CPU行为产生debug信息数据时带上时间信息，以保证在最后输出还原debug信息时能得到多核CPU之间每个指令执行的先后顺序信息；

B)在设置多核CPU之间的先后执行的优先级断点debug约束时，让有先后执行约束的CPU中后执行的CPU等待前面执行的CPU完成指令后再开始后续指令的执行；具体为：