[发明专利]晶体管、晶体管制造方法以及衬底

说明书

本发明涉及晶体管、晶体管制造方法以及衬底。公开了一种半导体器件(1)，其具有半导体层(21‑25)和衬底(2)。半导体层(21‑25)由碳化硅制成，并且包括电流路径的至少一部分。衬底(2)具有用于支承半导体层(21‑25)的第一表面(2A)和面对第一表面(2A)的第二表面(2B)。另外，衬底(2)由具有4H型单晶结构的碳化硅制成。并且，衬底(2)具有在光致发光测量时，在500nm附近波长处的峰强度与在390nm附近波长处的峰强度的比率为0.1或更小的物理特性。所公开的方法得到具有低导通电阻的半导体器件(1)。

本申请是申请人为“住友电气工业株式会社”、申请日为2010年12月20日、发明名称为“半导体器件及其制造方法”、申请号为201080065662.7的发明专利申请的分案申请。

技术领域

本发明涉及半导体器件和用于制造半导体器件的方法，具体地，涉及具有由具有单晶结构的碳化硅制成的衬底的半导体器件以及用于制造这种半导体器件的方法。

背景技术

日本专利特开No.10-308510(专利文献1)公开了一种具有由单晶碳化硅制成的衬底的半导体器件。根据该公开，为了制造该器件，在由单晶碳化硅制成的半导体衬底的主表面上形成碳化硅外延层，在碳化硅外延层上设置表面沟道层，并且在表面沟道层的表面上方形成栅电极而栅极绝缘膜介于其间。示例了涉及加热的氧化步骤作为形成这种栅极绝缘膜的方法。

引用列表

专利文献

PTL1：日本专利特开No.10-308510

发明内容

技术问题

本发明人已经发现在上述制造半导体器件的过程中可能极大增大衬底的电阻率。随着衬底的电阻率增大，在该衬底构成半导体器件中的电流路径的至少一部分的情况下，半导体器件的导通电阻增大。

已经提出本发明以解决以上问题并且其目的是提供一种半导体器件以及用于制造这种半导体器件的方法，该半导体器件包括由具有单晶结构的碳化硅制成并且具有低导通电阻的衬底。

问题的解决方法

本发明的半导体器件是具有电流路径的半导体器件，并且包括半导体层和衬底。半导体层构成该电流路径的至少一部分并且由碳化硅制成。该衬底具有支承该半导体层的第一表面和与该第一表面相反的第二表面。该衬底由具有4H型单晶结构的碳化硅制成。此外，该衬底具有在光致发光测量中在500nm附近波长处的峰强度与390nm附近波长处的峰强度的比率为0.1或更小的物理特性。这里，“比率为0.1或更小”的限定不排除比率为0的情况。

本发明人已发现，由具有4H型单晶结构的碳化硅制成的单晶衬底的电阻率增大的原因之一是层错(fault)的延伸，该层错通过在光致发光测量中在500nm附近波长处存在峰来指明。本发明的半导体器件是基于该发现，并且采用具有较少的如上该指明的层错的衬底，从而抑制衬底的电阻率增大。结果，半导体器件的导通电阻变低。

优选地，该衬底在该第二表面具有该物理特性。因此，可以防止层错从衬底的第二表面延伸到衬底的内部。

优选地，该半导体器件进一步包括在该半导体层上的绝缘膜。以此方式，可以提供与该半导体层电绝缘的区域。

优选地，该绝缘膜由该半导体层的材料的氧化物制成。因此，可以使用该半导体层形成该绝缘膜。

优选地，该绝缘膜是热氧化膜。因此，可以通过加热步骤形成绝缘膜。另外，根据本发明，防止衬底的电阻率在该加热步骤中增大。

优选地，该衬底构成该电流路径的一部分。因此，抑制其电阻率增大的衬底构成电流路径的一部分，从而实现半导体器件的小导通电阻。