[发明专利]一种数据读取电路

说明书

本发明实施例公开了一种数据读取电路，应用于第二时钟域，第一时钟域向第二时钟域发送数据的同时发送随路时钟信号，其特征在于，数据读取电路包括相位差确定模块、时延检测模块以及读取控制模块，相位差确定模块接入随路时钟信号和第二时钟域的时钟信号，其中：相位差确定模块用于确定随路时钟信号和第二时钟域的时钟信号之间的相位差；时延检测模块用于检测数据从缓存器传输到触发器的时延值；读取控制模块用于根据相位差和时延值，确定触发器能够读取到缓存器输出的数据的第二时钟域的时钟信号的触发边沿。采用本发明，可以确定随路时钟信号与本域的时钟信号的相位差，进而实现数据读取。

技术领域

本发明涉及电子技术领域，尤其涉及一种数据读取电路。

背景技术

源同步技术是一种低延迟的跨时钟域的同步技术，主要应用于同源同频但不同相位的时钟域之间的数据交互过程。其主要的技术原理是：第一时钟域向第二时钟域发送数据的同时发送随路时钟信号(即第一时钟域的时钟信号)，第二时钟域根据随路时钟信号写入数据，然后根据本域的时钟信号(即第二时钟域的时钟信号)读取所写入的数据。具体实现过程可以如图1所示，第一时钟域向第二时钟域同时发送数据和随路时钟信号，第二时钟域中的FIFO(First In First Out，先入先出)缓存器根据随路时钟信号固定每拍写入数据，然后第二时钟域中的DFF(D-type flip-flop，D触发器)根据本域的时钟信号固定每拍读取数据，由于随路时钟信号与第二时钟域的时钟信号频率相同，因此只要确定了两者的相位差，上述读取数据的方法便是可行的。

目前，通过采用伴随数据同步(Data Sync)信号的方式可以确定上述相位差。请参阅图2，第一时钟域针对随路时钟信号生成一个Data Sync信号，第二时钟域可以根据DataSync信号推算出本域的时钟信号与随路时钟信号之间的相位差。然而，采用Data Sync信号的方式，需要额外增加一个用于传输Data Sync信号的I/O(Input/Output，输入/输出)接口，增大了硬件的开销，另外，在信号的传输过程中要严格保持Data Sync信号与数据之间的相位关系，增大了实现上的困难。

发明内容

本发明实施例提供了一种数据读取电路，可以确定随路时钟信号与本域的时钟信号的相位差，进而实现数据读取。

本发明实施例提供了一种数据读取电路，该电路应用于第二时钟域，第二时钟域包括用于写入第一时钟域发送的数据的缓存器和用于读取缓存器输出的数据的触发器，第一时钟域发送数据的同时发送随路时钟信号，随路时钟信号为第一时钟域的时钟信号。该数据读取电路包括相位差确定模块、时延检测模块以及读取控制模块，相位差确定模块接入随路时钟信号和第二时钟域的时钟信号，相位差确定模块与读取控制模块连接，时延检测模块与读取控制模块连接。其中，相位差确定模块用于确定随路时钟信号和第二时钟域的时钟信号之间的相位差，并将其发送至读取控制模块。时延检测模块用于检测数据从缓存器传输到触发器的时延值，并将其发送至读取控制模块。读取控制模块用于根据相位差和时延值，确定触发器能够读取到缓存器输出的数据的第二时钟域的时钟信号的触发边沿。

在第一种可能实现方式中，所述相位差确定模块包括N个相同的延时器、N+1个相同的D触发器以及相位差确定单元，其中，所述N为大于1的整数，所述N个延时器依次串联，第1个延时器的输入端口接入所述第二时钟域的时钟信号，所述N个延时器产生的延时大于所述第二时钟域的时钟信号的时钟周期，所述N+1个D触发器的输入端口接入所述随路时钟信号，第1个D触发器的时钟端口与所述第1个延时器的输入端口连接，其余N个D触发器的时钟端口依次与所述N个延时器的输出端口连接，所述N+1个D触发器的输出端口与所述相位差确定单元连接，所述相位差确定单元接入所述随路时钟信号，所述相位差确定单元用于根据所述N+1个D触发器的输出结果确定所述随路时钟信号和所述第二时钟域的时钟信号之间的相位差，并将其发送至所述读取控制模块。