[发明专利]一种抗单粒子瞬态的时钟驱动电路

权利要求书

1.一种抗单粒子瞬态的时钟驱动电路，其特征在于，包括两类反相器：双输入、双输出的反相器和双输入、单输出的反相器；两类反相器的具体数目及其连接方式依据设计电路的复杂程度及其所采用的时钟设计方案而定；

双输入、双输出的反相器包括两个输入端口I1_D、I2_D，两个输出端口ZN1_D、ZN2_D，两个PMOS晶体管记为第一PMOS管、第二PMOS管，和两个NMOS晶体管记为第一NMOS管、第二NMOS管；其中，第一PMOS管的栅极Pg1_D连接双输入、双输出反相器的输入端口I1_D，源极Ps1_D连接电源VDD，漏极Pd1_D连接双输入、双输出反相器的输出端口ZN1_D；第二PMOS管的栅极Pg2_D连接双输入、双输出反相器的输入端口I2_D，源极Ps2_D连接电源VDD，漏极Pd2_D连接双输入、双输出反相器的输出端口ZN2_D；第一NMOS管的栅极Ng1_D连接双输入、双输出反相器的输入端口I2_D，源极Ns1_D连接地VSS，漏极Nd1_D连接双输入、双输出反相器的输出端口ZN1_D；第二NMOS管的栅极Ng2_D连接双输入、双输出反相器的输入端口I1_D，源极Ns2_D连接地VSS，漏极Nd2_D连接双输入、双输出反相器的输出端口ZN2_D；

双输入、单输出的反相器包括两个输入端口I1_S、I2_S，一个输出端口ZN_S；两个PMOS晶体管记为第三PMOS管、第四PMOS管，和两个NMOS晶体管第三NMOS管、第四NMOS管；其中，第三PMOS管的栅极Pg3_S连接双输入、单输出反相器的输入端口I1_S，源极Ps3_S连接电源VDD，漏极Pd3_S连接第四PMOS管的源极Ps4_S；第四PMOS管的栅极Pg4_S连接双输入、单输出反相器的输入端口I2_S，源极Ps4_S连接第三PMOS管的漏极Pd3_S，漏极Pd4_S连接双输入、单输出反相器的输出端口ZN_S；第三NMOS管的栅极Ng3_S连接双输入、单输出反相器的输入端口I2_S，源极Ns3_S连接第四NMOS管的漏极Nd4_S，漏极Nd3_S连接双输入、单输出反相器的输出端口ZN_S；第四NMOS管的栅极Ng4_S连接双输入、单输出反相器的输入端口I1_S，源极Ns4_S连接地VSS，漏极Nd4_S连接第三NMOS管的源极Ns3_S。

2.如权利要求1所述的抗单粒子瞬态的时钟驱动电路，其特征在于，所述两类反相器的数目为n，n为整数，n大于等于3，所述连接方式为平衡树结构；第一级反相器至第n-1级反相器均是双输入、双输出反相器，最后一级反相器即第n级反相器是双输入、单输出反相器；第一级反相器的两个输入端口连接同一时钟信号clk；其输出端口ZN1_D_1连接第二级反相器的输入端口I1_D_21和I1_D_22，第一级反相器的输出端口ZN2_D_1连接第二级反相器的输入端口I2_D_21和I2_D_22；两个第二级反相器的输出端口ZN1_D_21和ZN1_D_22分别连接后面相应的第三级反相器的输入端口I1_D_31、I1_D_32和I1_D_33、I1_D_34，其输出端口ZN2_D_21和ZN2_D_22分别连接第三级反相器的输入端口I2_D_31、I2_D_32和I2_D_33、I2_D_34；第k级反相器的输出端口ZN1_D_kj连接第k+1级反相器的输入端口I1_D_(k+1)j，第k级反相器的输出端口ZN2_D_kj连接第k+1级反相器的输入端口I2_D_(k+1)j，k、j均为整数，3≤k≤n-2，1≤j≤4；第n级反相器的输入端口I1_S_j、I2_S_j分别连接第n-1级反相器的输出端口ZN1_D_(n-1)j、ZN2_D_(n-1)j，其输出端口ZN_S_j连接与之相连的触发器等时序单元的时钟输入端口。