[发明专利]一种半导体器件及其制备方法、电子装置

说明书

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。所述方法包括：提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

目前阈值电压(Vt)对于3D FINFET来说是一个非常大的挑战，在NMOS和PMOS器件的制备过程中通常在W电极和NMOS功函数层TiAl之间增加阻挡层TiN，NMOS的阈值电压会减小大约170mv，这意味着一些杂质例如F进入W电极中并扩散至所述NMOS功函数层TiAl中，并显著的增加了所述功函数值。现有技术中通常通过增加TiN的厚度来解决该问题，但是随着器件尺寸的减小以及沟道长度的降低，增加TiN的厚度会使W电极的填充变的困难，还会导致填充空隙等问题。

为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供一种半导体器件，其特征在于，所述半导体器件包括：

基底；

若干鳍片，相互间隔的设置于所述基底上；

隔离材料层，位于所述基底上并覆盖所述鳍片，其中，所述隔离材料层中形成有凹槽，以露出所述鳍片的上端；

功函数层，位于露出的所述鳍片上；

阻挡层，位于所述功函数层上；

金属电极，位于所述凹槽中所述阻挡层的上方；

其中，所述阻挡层中原位重掺杂有掺杂离子，以防止所述金属电极中的杂质进入所述功函数层。

可选地，所述阻挡层包括原位重掺杂P(磷)或As的多晶硅。

可选地，所述原位重掺杂的掺杂剂量为1E20cm^-2-1E23cm^-2。

可选地，所述鳍片和所述功函数层之间还形成有介电层。

可选地，所述基底包括NMOS区域和PMOS区域，其中，在所述NMOS区域的鳍片上堆叠形成有第二功函数层和第三功函数层，在所述PMOS区域的鳍片上堆叠形成有第一功函数层、第二功函数层和第三功函数层。