[发明专利]一种基于最少团覆盖的相容扫描链压缩方法

说明书

技术领域

本发明涉及一种相容扫描链压缩方法，尤其是基于最少团覆盖的相容扫描链压缩方法，集成电路测试技术，特别是对系统芯片(System-on-a-Chip,SoC)的内建自测试(Built-InSelf-Test,BIST)方法中测试数据压缩方法。

背景技术

随着半导体技术的快速发展，SoC的集成度越来越高，芯片体积越来越小，制造成本不断降低，系统的性能大大提高。但是，另一方面却给芯片的测试带来很多的问题，如：测试数据的量呈指数倍增长，测试复杂度越来越高，测试功耗越来越大，测试应用时间越来越长等。

测试数据压缩技术能有效地减少测试数据量，一方面可以降低测试功耗，另一方面可以减少测试引脚数目，缩短测试应用时间，节约ATE测试成本。它将预先计算的测试数据，经过压缩后存储在ATE中，然后移入芯片，利用片上解压器进行解压，还原成原始测试数据。目前，测试数据压缩技术主要分为两大类：内建自测试(Built-InSelf-Test,BIST)和外建自测试(Built-OutSelf-Test,BOST)。

内建自测试，在电路内部建立测试生成、施加、分析和测试控制结构，使得电路能够测试自身。内建自测试电路一般包括：测试生成电路(激励)、数据压缩电路、比较分析电路、理想结构存储电路(ROM)和测试控制电路。内建自测试克服了传统测试方法的缺点，如：测试生成过程长、测试施加时间长、测试成本高、测试复杂度高，广泛用于集成电路可测试性设计中。

外建自测试，将测试向量移到离线的ATE上，通过数据压缩来减少存储体积和测试时间，再利用芯片上的解压器对压缩后的数据进行还原。主要分为测试集紧缩(TestSetCompaction，TSC)和测试数据压缩(TestDataCompression，TDC)两类。测试集紧缩，利用测试立方中含有大量无关位的特点对测试立方进行紧缩。优点在于不需增加额外的硬件开销，缺点在于其非模型故障的覆盖率受到影响。测试数据压缩，将无损压缩的测试数据存入ATE，再利用芯片上的解压结构还原成原始数据。

在基于扫描设计的电路测试中，无论是何种测试数据压缩技术，最后都是将测试数据通过扫描链加载到被测电路。然而现有技术和研究成果中，大多数是针对测试数据本身进行压缩，没有考虑到扫描链的压缩。

约束输入精简的多扫描链BIST方案和基于多扫描链相容压缩的距离标记压缩方法中都运用了扫描链压缩技术，采取的是寻找图中最大子集的方法。该方法可以找到图中的最大子集，但容易产生较多的只有一个顶点的子集，导致整体压缩效果下降。如对于表1所示的扫描链运用该方法得到3个团：{2，3，4，5}、{1}和{6}，而运用本发明提出的方法得到的结果只有两个团。

发明内容

本发明要解决的技术问题是提供一种基于最少团覆盖的相容扫描链压缩方法。

本发明是通过以下技术方案来实现的。

一种基于最少团覆盖的相容扫描链压缩方法，步骤包括：

(a)根据多个扫描链以及每个扫描链的多个位序的原始测试数据，构造无向图G，将每条扫描链作为图的一个顶点，若两条扫描链相容则在这两个顶点之间添加一条边，无向图G＝(V,E)，其中V为顶点集合，E为边集合；

(b)将无向图G复制到无向图G’；

(c)在无向图G’中找出度最小的顶点v；

(d)将所有连接到顶点v的顶点找出，建立不包含顶点v的子图，复制到图G’，同时将顶点v加入团C；

(e)重复执行步骤c和d，直到图G’为空，至此，团C为包含顶点v的极大团；

(f)从无向图G中移除无向团C中的所有顶点，重复执行步骤b、c、d、e，直到无向图G为空；

(g)对每个团C中包含的顶点对应的扫描链进行相容合并。

进一步地，(a)中的扫描链相容：两条扫描链对应位相同或至少有一位是无关位。

进一步地，(g)中的扫描链进行相容合并：将两条相容的扫描链合并为一条扫描链，对应位相同的位合并后仍取原来的值，对应位不同的位合并后取确定位的值。

本发明的有益效果：

1)相容于传统的基于编码的测试数据压缩方法，本发明的结果可以应用于传统的基于编码的测试数据压缩方法进行二次压缩；

2)相容于标准的扫描设计，无需重构扫描链结构，解压时只需增加一组扇出线即可；