[发明专利]半导体器件的制备方法

说明书

本发明提供一种半导体器件的制备方法，先在一半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构，然后对所述ONO叠层结构中的氧化层进行硅掺杂，而后刻蚀ONO叠层结构形成沟道通孔，由于所述硅掺杂改变了沟道通孔侧壁的氧化物和沟道通孔底部半导体衬底表面上的自然氧化物之间的刻蚀选择比，使得在之后湿法清洗沟道通孔底部的半导体衬底表面的自然氧化物过程中，沟道通孔侧壁暴露的氧化物不被腐蚀，由此保证了获得的沟道通孔的最终宽度及其侧壁表面的平整度，提高器件的性能和良率。

技术领域

本发明涉及半导体器件制造技术领域，尤其涉及一种半导体器件的制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存存储器。3D NAND闪存存储器是一种基于平面NAND闪存的新型产品，这种产品的主要特色是垂直堆叠了多层数据存储单元，将平面结果转化为立体结构，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大程度的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

业界目前典型的3D NAND存储器件，通常其排列在行方向上的存储器单元垂直于半导体衬底而堆叠，所以其结构包括基本上垂直于半导体衬底的垂直沟道，其具体制造方法包括以下：

请参考图1A，首先，在半导体衬底10上通过交替沉积介电常数不同的两种电介质而形成多层叠层结构11(例如氧化物111和氮化物112交替的多个ONO结构)，所述多层叠层结构11可以用于后续形成3D NAND存储器件存储器阵列中的各个存储器晶体管的电荷存储层；

然后，通过各向异性的干法刻蚀工艺对半导体衬底10上的多层叠层结构11刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于半导体衬底10表面的多个沟道通孔12，沟道通孔12底部直达半导体衬底10表面或者具有一定过刻蚀，各个沟道通孔12可以用于形成3D NAND存储器件存储器阵列中的各个存储器晶体管的管道栅极以及多晶硅栅；

接着，在各个沟道通孔12底部的半导体衬底10表面上形成一定厚度的外延硅层以填充在各个沟道通孔12中，所述外延硅层用作3D NAND存储器件存储器阵列中的各个存储器晶体管的管道栅极。通常在沟道通孔12底部的半导体衬底10表面进行外延硅生长之前，需要采用稀释的HF酸等腐蚀液来湿法去除沟道通孔12底部的半导体衬底10表面上的自然氧化物。

由于在上述过程中，采用HF酸液等湿法清洗去除沟道通孔12底部暴露出的半导体衬底10上的自然氧化物的同时，如图1B所示，沟道通孔12侧壁暴露出的叠层结构11中的氧化物111也会被部分腐蚀掉，这会引起沟道通孔的宽度变大，同时引起沟道通孔12侧壁表面不平整，进而影响后续沟道通孔12中填充物的填充效果，造成器件性能和良率下降。

因此，需要对目前的例如3D NAND等具有多层叠层结构的半导体器件的制备方法作进一步的改进，以便消除上述问题。

发明内容

本发明的目的在于提供一种半导体器件的制备方法，能够保证获得的沟道通孔的宽度及其侧壁表面的平整度，提高器件的性能和良率。

为解决上述问题，本发明提出一种半导体器件的制备方法，包括以下步骤：

提供一半导体衬底，在所述半导体衬底上通过交替沉积氧化层和氮化层而形成至少一层ONO叠层结构；

对所述ONO叠层结构中的氧化层进行硅掺杂；

对所述半导体衬底上的ONO叠层结构进行刻蚀，以形成沿半导体衬底横向分布且垂直于所述半导体衬底表面的多个沟道通孔；