[发明专利]细胞阵列计算系统及其测试方法

说明书

一种细胞阵列计算系统及其测试方法，所述细胞阵列计算系统包括：主控CPU、细胞阵列和细胞阵列总线；所述细胞阵列是由一个以上兼具计算和存储功能的细胞组成的二维或三维阵列，其中每一个细胞包括微处理器和非易失随机存储器；每一个细胞储存各自在细胞阵列中的位置作为ID以供细胞中的软件或硬件读取；主控CPU通过细胞阵列总线与细胞阵列中的每一个细胞进行通信；细胞阵列预留一个以上冗余细胞，用于在细胞阵列中的任一其他细胞被确定为已损坏细胞时作为该已损坏细胞相应的替换细胞；所述细胞阵列以及所述细胞阵列总线集成在一个芯片上。本发明能克服现有计算机架构因CPU与内存、存储之间存在的通信瓶颈，提升计算系统的整体性能，并提高产品良率。

技术领域

本发明涉及计算机及计算机应用技术领域，特别涉及一种细胞阵列计算系统及其测试方法。

背景技术

通常来说，一台计算机主要包括三个核心部分：中央处理器(CPU，CentralProcessing Unit)、内存和存储。

经过一些世界顶级公司的不懈努力，CPU已经演变成极度复杂的半导体芯片。顶级的CPU内核内部的MOS管数目可以超过一亿个。目前的产业趋势是受制于功耗，CPU的运行频率已经很难再提高。已经极度复杂的现代CPU，运行效率同样很难再提高。新的CPU产品，越来越多地朝多核方向演进。

在内存方面，目前居于统治地位的是动态随机存取存储器(DRAM，Dynamic RandomAccess Memory)技术。DRAM可以快速随机读写，但却不能在断电的情况下保持内容。实际上，即使在通电的情况下，它也会由于内部用于储存信息的电容器的漏电而丢失信息，必须周期性地自刷新。

在存储方面，NAND闪存技术正在逐步取代传统硬盘。闪存所依赖的浮置栅极(floating gate)技术，虽然能够在断电的情况下保持内容，但写入(将‘1’改写为‘0’)的速度很慢，擦除(将‘0’改写为‘1’)的速度更慢，无法像DRAM那样用于对计算的直接支持。它被制作成块设备(block device)，必须整块一起擦除，一个块(block)包含很多页(page)，擦除后每页可以进行写入操作。NAND的另外一个问题是具有有限的寿命。

DRAM和NAND闪存，以及CPU的逻辑电路，虽然都是基于CMOS半导体工艺生产的，但这三者的工艺彼此并不兼容。于是，计算机的三个核心部分无法在一个芯片上共存，这深刻地影响了现代计算机的架构。

现有技术中的计算机架构如图1所示，图1中示出多个CPU内核，分别为CPU1、CPU2、CPU3、……、CPUn，每个CPU内核一般具有相应的一级缓存(L1Cache)，根据需要还可以进一步为每个CPU内核配备相应的二级缓存(L2Cache)、三级缓存(L3Cache)。DRAM与各个CPU内核之间通过双倍速率(DDR，Double Data Rate)接口进行通信，硬盘(HD，Hard Disk)或固态硬盘(SSD，Solid State Drives)与各个CPU内核之间则通过外围设备接口进行通信。

一方面，CPU在向多核的方向发展，另一方面内存和存储都在另外的芯片里。多核CPU吞吐信息量成比例增加，与内存、存储的通信就越来越成为系统性能的瓶颈。为了缓解通信瓶颈，CPU不得不采用越来越大的多级缓存。缓存是把内存中的内容复制，通常是用成本比DRAM高得多但速度更快的静态随机存取存储器(SRAM，Static Random AccessMemory)设计的。这样的架构，费效比非常的差。半导体芯片的成本由其硅片的面积决定，而传统计算机架构带来的性能提升与其硅片面积的增加远远不成比例。

CPU依托于一代又一代演进的半导体工艺，变得越来越复杂。这产生了一个问题，随着半导体芯片原来越复杂，先进工艺上一个芯片可以有超过10亿个MOS管元器件。10亿个元器件，如果有一个在芯片制造过程中损坏，一般来说，整个芯片就会成为废品。而要把元器件的损坏率控制在远不到10亿分之一，对半导体工艺的挑战非常大，而良品率低，将会大大提高芯片的成本。

发明内容