[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。其中该半导体元件包含有一其上形成有多个晶体管元件的基底、至少一设置于该多个晶体管元件之间的外延结构、以及一设置于该外延结构之上的三层结构。该外延结构包含有一第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。该三层结构包含有一未掺杂外延层、一金属‑半导体化合物层、以及一夹设于该未掺杂外延层与该金属‑半导体化合物层之间的掺杂外延层。该未掺杂外延层与该掺杂外延层包含有至少该第二半导体材料。

技术领域

本发明涉及一种半导体元件，尤其是涉及一种包含有硅锗合金 (silicon/germanium alloy，以下简称为SiGe)的半导体元件。

背景技术

作为目前集成电路中的主要电路元件，数以百万计的晶体管可设置于一基底上，已组成所需的复杂集成电路，例如微处理器、中央处理单元、存储芯片等等。由此可知，晶体管尺寸大小，以及个别晶体管元件之间的间距是成为集成电路的关键。也就是说，集成电路里的晶体管尺寸以及间距都要尽可能的小，以达成高积集密度的目标。

而集成电路中的个别装置，例如金氧半导体场效晶体管 (metal-oxide-semiconductor field effect transistor，MOSFET)元件和其它被动和有源电路元件，都必须通过金属或其它导电体电连接，以实施所欲获得的电路功能。而这些电路装置与导电体之间的接触，存在一接触电阻。随着特征尺寸减小，接触电阻会增加而占了总电路电阻中越来越多的百分比。当特征尺寸从150纳米(nanometer，以下简称为nm)缩减到90nm，然后到45nm以及以下时，接触电阻变得越来越重要。在特征尺寸为32nm时，接触电阻甚至可能将支配芯片效能。因此，如何降低接触电阻，一直是业界致力之处。

发明内容

因此，本发明的一目的在于提供一种可降低接触电阻的半导体元件及其制作方法。

为达上述目的，本发明提供一种半导体元件，该半导体元件包含有一其上形成有多个晶体管元件的基底、至少一设置于该多个晶体管元件之间的外延结构、以及一设置于该外延结构之上的三层结构。该外延结构包含有一第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。该三层结构包含有一未掺杂外延层、一金属-半导体化合物层、以及一夹设于该未掺杂外延层与该金属-半导体化合物层之间的掺杂外延层。该未掺杂外延层与该掺杂外延层包含有至少该第二半导体材料。

根据本发明所提供的权利要求，更提供一种半导体元件的制作方法，该制作方法包含有以下步骤。首先，提供一基底，该基底上形成有多个晶体管元件、一介电层、以及至少一外延结构。该外延结构设置于该多个晶体管元件之间，且包含有一第一半导体材料与一第二半导体材料，该第二半导体材料的一晶格结构大于该第一半导体材料的一晶格结构。接下来，于该多个晶体管元件之间的该介电层内形成至少一开口，且该外延结构暴露于该开口的一底部。在形成该开口之后，于该开口内形成一未掺杂外延层，且该未掺杂外延层包含有至少该第二半导体材料。随后于该未掺杂外延层上形成一掺杂外延层，以及于该掺杂外延层上形成一金属-半导体化合物层。

根据本发明所提供的半导体元件及其制作方法，于该外延结构上形成该三层结构，且此三层结构由下而上依序包含有该未掺杂外延层、该掺杂外延层、以及该金属-半导体化合物层。更重要的是，未掺杂外延层、该掺杂外延层、以及该金属-半导体化合物层都包含有至少该第二半导体材料，例如锗。通过此一三层结构的设置，可有效降低外延结构与后续形成的接触插塞之间的接触电阻，至终达到提升晶体管元件以及集成电路的整体效能的目的。

附图说明

图1至图8为本发明所提供的半导体元件的制作方法的一较佳实施例的示意图；

图9为本发明所提供的半导体元件的制作方法的一变化型的示意图。

主要元件符号说明

100 基底