[发明专利]记忆体装置、记忆体控制器与其控制方法

说明书

技术领域

本案是有关于一种记忆体装置，且特别是有关于记忆体控制器与其控制方法。

背景技术

快闪式记忆体近期已被广泛地应用。一般而言，记忆体装置具有记忆体控制器，其用以控制多个通道内的多个快闪式记忆体。

一般而言，记忆体控制器需等待快闪记忆体的一存取指令执行结束后才可对其执行另一存取指令。此外，在特定时间点，记忆体控制器仅能让单一通道内的多个快闪记忆体其中一者进行资料传输。而现有技术中，记忆体控制器会试着让单一通道内的多个快闪记忆体同时进入忙碌状态，但受限于上述记忆体控制器的限制，以及耦接于记忆体装置的处理器的资料处理量变大，将难使单一通道内的多个快闪记忆体同时进入忙碌状态，进而使得传输效率降低。

发明内容

为了解决上述问题，本案的一态样在于提供一种控制方法。控制方法包含下列多个操作。侦测对第一记忆体单元的操作命令；暂停第二记忆体单元的操作状态；安插操作命令至第一记忆体单元；以及回复第二记忆体单元的该操作状态，其中第一记忆体单元与第二记忆体单元对应于同一通道。

本案的一态样在于提供一种记忆体控制器。记忆体控制器包含指令电路以及侦测电路。指令电路用以根据外部指令传送操作指令至复数个记忆体单元中的第一记忆体单元，其中复数个记忆体单元对应于于同一通道。侦测电路用以侦测第二记忆体单元的操作状态。其中指令电路更用以中断 第二记忆体单元的操作状态，以安插操作指令至第一记忆体单元，并在操作指令安插至第一记忆体单元后回复第二记忆体单元的操作状态。

综上所述，本案所提供的记忆体控制器与控制方法能够即时地侦测记忆体单元的操作状态，以加快记忆体单元被安插命令的时间。如此一来，记忆体装置的传输效率得以改善。

附图说明

为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1为根据本案一些实施例所绘示一种记忆体装置的示意图；

图2A为根据本案一些实施例绘示图1中记忆体单元进行读取操作的状态时序图；

图2B为根据本案一些实施例绘示图1中的记忆体单元进行写入操作的状态时序图；

图3为根据本案一些实施例绘示一种控制记忆体装置的方法的流程图；

图4为根据本案一些实施例绘示图1中记忆体装置进行连续两次读取操作的状态时序图；以及

图5为根据本案一些实施例绘示图1中记忆体装置进行连续两次写入操作的状态时序图。

具体实施方式

关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本案，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。

参照图1，图1为根据本案一些实施例所绘示一种记忆体装置100的 示意图。记忆体装置100包含记忆体控制器120以及多个记忆体群组140。

记忆体控制器120耦接至主机介面101，以接收外部指令CH。于一些实施例中，主机介面101更耦接至一处理单元与/或至少一输入/输出装置，以传输外部指令CH。于一些实施例中，主机介面101包含序列式小型计算机介面(Serial Attached SCSI,SAS)、序列式先进附加(Serial Advanced Technology Attachment,SATA)介面与/或进阶主机控制器介面(Advanced Host Controller Interface,AHCI)。

记忆体控制器120耦接至多个记忆体群组140。多个记忆体群组140对应至多个通道CH0～CHN，并分别包含多个记忆体单元142。于一些实施例中，记忆体单元142为快闪式记忆体。于另一些实施例中，快闪式记忆体包含NAND型快闪记忆体。上述关于记忆体单元142的实施方式仅为示例，各种类型的记忆体单元142皆为本案所涵盖的范围。

于一些实施例中，记忆体控制器120包含指令电路122以及侦测电路124。指令电路122耦接至多个记忆体单元142。指令电路122耦接至主机介面101以接收外部指令CH，并根据外部指令CH产生操作指令CO至对应的记忆体单元142。于一些实施例中，操作指令CO包含读取指令、写入指令与/或抹除指令等等。