[发明专利]一种基于FPGA的全模式Cameralink数字图像光端机接收端及发射端

权利要求书

1.一种基于FPGA的全模式Cameralink数字图像光端机发送端，包括FPGA芯片、Cameralink接口模块、SFP光模块，其特征在于，所述FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；

所述Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；

所述Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；

所述串并信号转换模块，用于将所述并行数字图像信号进行串并转换，形成串行数据流，所述串并信号转换模块为GTX串行收发器IP核；

所述SFP光模块，用于接收来自串并信号转换模块的串行数据流，并进行光电转换，转换为光纤信号；

所述模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式；

所述FPGA芯片还包括:

数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；

信号指示灯控制模块，用于根据模式控制模块所配置的工作模式，控制信号指示灯的工作；

异步FIFO数据缓存模块，用于进行图像数据的缓存及跨时钟域，所述异步FIFO数据缓存模块分别与所述Cameralink解码模块及所述GTX串行收发器IP核通信，所述异步FIFO数据缓存模块接收来自所述Cameralink解码模块的像素时钟信号作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；输出时以所述GTX高速串行收发器IP核的时钟作为FIFO的读取时钟，并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域；

所述GTX串行收发器IP核接收经过所述异步FIFO数据缓存模块调整后的并行数字图像信号，并将该并行数字图像信号转换为一串串行数据流，以便传输给所述SFP光模块；

所述SFP光模块接收来自所述GTX串行收发器IP核的该一串串行数据流，并进行光电转换，转换为光纤信号，通过光纤发送给接收端，实现Cameralink信号的远程传输。

2.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，所述Cameralink信号包括图像数据及相机外触发信号及串行通讯信号。

3.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，还包括EEPROM程序存储芯片，用于完成程序的存储和上电自动加载。

4.如权利要求1所述的基于FPGA的全模式Cameralink数字图像光端机发送端，其特征在于，所述Cameralink解码模块，将像素时钟7倍频之后，以该高频时钟作为系统时钟，按照Cameralink格式中LVDS-TTL转换格式读取并还原数据，输出并行的图像数据。