[发明专利]一种半导体器件及其制造方法、电子装置

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

伪静态随机存取存储器(Pseudo SRAM)具有大内存容量、低成本、高频率速度、低功率消耗的优点，其存储单元由1T(晶体管)+1C(电容)所组成。

采用现有工艺制作构成Pseudo SRAM存储单元的1C时，占用芯片有源区的面积很大，而芯片中的隔离结构只起到隔离构成PseudoSRAM存储单元的1T和1C的作用，并未加以进一步的利用。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底上依次形成栅极介电层、栅极材料层和介质层；图案化依次层叠的所述栅极介电层、栅极材料层和介质层，以形成位于所述隔离结构上的电容器叠层结构和位于所述隔离结构之间的半导体衬底上的MOS晶体管栅极叠层结构；在所述电容器叠层结构和MOS晶体管栅极叠层结构两侧形成侧壁结构；沉积内连材料层，覆盖所述介质层、侧壁结构、隔离结构和半导体衬底；图案化所述内连材料层，以形成第一内连层，通过所述第一内连层将所述MOS晶体管的源极延伸至邻近的所述隔离结构上的电容器叠层结构上。

在一个示例中，所述电容器叠层结构中的栅极材料层、介质层与所述第一内连层构成电容器结构。

在一个示例中，所述内连材料层的材料包括多晶硅，所述栅极材料层的材料包括多晶硅。

在一个示例中，在图案化所述内连材料层的步骤中，同时形成第二内连层，通过所述第二内连层将所述MOS晶体管的漏极延伸至邻近的所述隔离结构上。

在一个示例中，在图案化所述内连材料层之后，位于所述MOS晶体管叠层结构中的介质层被去除，位于所述电容器叠层结构中的介质层被部分去除。

在一个示例中，所述半导体器件为伪静态随机存取存储器。

在一个示例中，图案化所述内连材料层之后，还包括如下步骤：在所述半导体衬底上形成层间介电层，在所述层间介电层中形成多个接触塞，所述接触塞的底端分别电性连接所述电容器叠层结构中的栅极材料层和所述MOS晶体管的漏极。

在一个示例中，底端电性连接所述电容器叠层结构中的栅极材料层的接触塞的顶端电性连接接地端，底端电性连接所述MOS晶体管的漏极的接触塞的顶端电性连接位线，所述MOS晶体管的栅极材料层作为字线。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，由所述电容器叠层结构中的栅极材料层、介质层和第一内连层构成的电容器结构作为伪静态随机存取存储器存储单元的一部分，所述MOS晶体管作为所述伪静态随机存取存储器存储单元的另一部分。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以有效缩减伪静态随机存取存储器存储单元所占有的芯片有源区的面积。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为根据现有技术制作的Pseudo SRAM存储单元的示意性剖面图；

图1B为本发明提出的Pseudo SRAM存储单元的示意性剖面图；

图2A-图2B为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；

图4为根据本发明示例性实施例三的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。