[发明专利]一种处理间接分支指令的系统与方法

说明书

技术领域

本发明涉及计算机，通讯及集成电路领域。

背景技术

存储程序计算机中的中央处理器执行指令产生地址送到存储器，从中读取指令或数据送回供中央处理器执行，执行的结果送回存储器中存储。有一类指令是间接分支指令，其分支目标地址通常由至少一个寄存器的内容，或存储器内容决定。间接分支指令也经常有复数个分支目标。对于固定分支目标的指令，如直接分支指令，BTB分支目标缓冲器是有效的手段，能掩盖访问存储器的延迟。对间接分支则尚未有有效的装置和方法以达到BTB对直接分支指令的改善效果。

本发明提出的方法与装置和方法能直接解决上述或其他的一个或多个困难。

发明内容

本发明提出了一种处理间接分支指令的系统；其特征在于：将间接分支指令的分支目标地址与间接分支指令中的寄存器内容或存储器内容(指针)配对存储。在处理器执行或将要执行到间接分支指令时，以指针值寻址之前存储的间接分支目标地址，以该间接分支目标地址寻址访问存储器读取分支目标指令及其后续指令供处理器执行。

本发明提出了一种处理间接分支指令的方法；其特征在于：将间接分支指令的分支目标地址与间接分支指令中的寄存器内容或存储器内容(指针)配对存储。在处理器执行或将要执行到间接分支指令时，以指针值寻址之前存储的间接分支目标地址，以该间接分支目标地址寻址访问存储器读取分支目标指令及其后续指令供处理器执行。

有益效果

本发明所述系统和方法可以减少或消除处理器，计算机系统中处理器核执行间接分支指令时的延迟以及性能损失。

对于本领域专业人士而言，本发明的其他优点和应用是显见的。

附图说明

图1为本发明所述处理器系统的提供间接分支目标地址的一个实施例；

图2是本发明所述匹配时间点的示意图；

图3为本发明所述处理器系统的提供间接分支目标地址的另一个实施例；

具体实施方式

以下结合附图和具体实施例对本发明提出的高性能缓存系统和方法作进一步详细说明。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。虽然该发明可以以多种形式的修改和替换来扩展，说明书中也列出了一些具体的实施图例并进行详细阐述。应当理解的是，发明者的出发点不是将该发明限于所阐述的特定实施例，正相反，发明者的出发点在于保护所有基于由本权利声明定义的精神或范围内进行的改进、等效转换和修改，例如结构、时延、时钟周期差异和内部连接方式。虽然发明以处理器为例说明，但本发明同样适用一切执行间接分支的器件与系统，如信号处理器，图形处理器，人工智能处理器及未来的处理器。同样的元器件号码可能被用于所有附图以代表相同的或类似的部分。

可以用一种称为轨道表的数据结构改进处理器系统中的缓存器，改进后的缓存器被称为轨道缓存器。轨道表中表项与缓存中存储的指令或数据对应。其中指令轨道表至少存储有分支指令的分支目标指令信息。所述分支目标指令的地址以缓存地址BN表达。指令循迹器以处理器将要执行的指令的地址提前读出轨道表中的表项。如该表项对应一条直接分支指令，则以表项中BN地址直接寻址缓存中的指令存储器，读出分支目标指令供处理器执行。

如果指令循迹器提前的表项的对应一条间接分支指令，则按以下方式操作。图1为本发明所述处理器系统的提供间接分支目标地址的一个实施例。间接分支目标地址一般由处理器核内寄存器堆中存储的一个基地址与间接分支指令中含有的分支偏移量相加获得。图1中20为处理器，21为处理器中的寄存器堆，22为缓存中的标签单元(Tag)，25为缓存中的指令存储器，30为间接分支映射表，35为地址比较器，36为指令暂存译码器。系统有多个间接分支映射表30，每个对应一条有多个分支目标的间接分支指令。30中31为复数个带比较器的存储单元，36为复数个存储单元，两者间是CAM-RAM的关系，一一对应。另外10，11，12，13为轨道表输出的表项内容中的域。当轨道缓存器系统建立轨道时，在对应间接分支指令的轨道表项中的类型域10中记录为间接分支类型，在表号域13中记载为‘空’，即未分配间接分支映射表30。