[发明专利]超结器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结器件为例进行介绍，对器件的掺杂类型进行相应的替换可以得到P型超结器件，这里对P型超结器件不做详细介绍。由图1可知，N型超结器件包括：

栅极1，通常是由多晶硅组成即栅极1为多晶硅栅，厚度通常在之间。

栅氧化层2，用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于

源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm²以上。

P型沟道区5，P型沟道区5的掺杂剂量通常是在3e13/cm²～1e14/cm²之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被栅极1覆盖的P型沟道区5的表面用于形成沟道。

空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。

N型外延层7，其掺杂的体浓度通常是在1e15/cm³～5e16/cm³之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。

P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。

P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。

N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm³以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。

在P型柱6的两种形成工艺中，次外延工艺具有较高的成本以及工艺时间长。而通过挖槽和P型硅填入的方法，工艺简单且效率高。通过挖槽和P型硅填入的方法来形成P型柱6采用比较多，现介绍如下：

首先、需要采用光刻刻蚀工艺在N型外延层中形成沟槽。

之后、对沟槽进行P型硅填充。

在P型柱6的两种形成工艺中，多次外延工艺具有较高的成本以及工艺时间长。而通过挖槽和P型硅填入的方法，工艺简单且效率高。通过挖槽和P型硅填入的方法来形成P型柱6采用的比较多，现介绍如下：

首先、需要采用光刻刻蚀工艺在N型外延层中形成沟槽。

如图2所示，是现有超结器件的沟槽的理想状况的示意图；可以看出在N型外延层101a形成了多个沟槽102a。其中，N型外延层101a和图1中的N型外延层7相对应，沟槽102a即为图1中的P型柱6的形成区域。可以看出，沟槽102a的侧面为垂直结构，其侧面倾角即标记130a所对应的角度为90度。

如图3所示，是现有超结器件的沟槽的实际状况的示意图；实际工艺中，在N型外延层101b中形成了多个沟槽102b；其中，N型外延层101b和图1中的N 型外延层7相对应，沟槽102b即为图1中的P型柱6的形成区域。可以看出，沟槽102b的侧面为倾斜结构，其侧面倾角即标记130b所对应的角度为88.5度。