[发明专利]电流式逻辑栓锁电路

说明书

本发明的电流式逻辑栓锁电路包含：一对称电路、一时脉接收电路、一电流产生电路、一取样电路以及一保持电路的栓锁电路。时脉接收电路接收彼此反相的一第一时脉信号与一第二时脉信号。电流产生电路电连接于该对称电路与该时脉接收电路，其提供一放电电流。取样电路电连接于该电流产生电路，其因应该第一时脉信号的控制而接收一差动输入信号并导通该放电电流。保持电路电连接于该电流产生电路，其因应该第二时脉信号的控制而导通该放电电流并产生一差动输出信号。

技术领域

本发明是有关于一种栓锁电路，且特别是有关于一种电流式逻辑栓锁电路。

背景技术

高速栓锁电路(high-speed latches)与触发器(flip-flops)的应用相当广泛。数字电路设计经常利用高速栓锁电路与触发器作为数据取样(data sampling)、储存/维持数据等用途。其中，因为差动架构的电流式逻辑栓锁电路(current mode logic latch)(以下简称为栓锁电路)具有操作速度快且可消除共模噪声的优点，高速用途的栓锁电路经常采用差动架构的电流式逻辑栓锁电路。随着电路设计的缩小化与高频应用的需求，如何确保电流式逻辑栓锁电路能正确无误的取样并栓锁输入信号，为不可忽视的议题。

发明内容

本发明有关于一种栓锁电路，可防止栓锁电路受到时脉信号变化的影响而避免其干扰。

根据本发明的一方面，提出一种栓锁电路，包含一对称电路；一时脉接收电路，其接收相位相差180度的一第一时脉信号与一第二时脉信号；一电流产生电路，电连接于该对称电路与该时脉接收电路，其提供一放电电流；一取样电路，电连接于该电流产生电路，其因应该第一时脉信号的控制而接收一差动输入信号并导通该放电电流；以及一保持电路，电连接于该电流产生电路，其因应该第二时脉信号的控制而导通该放电电流并产生一差动输出信号。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1绘示一种电流式逻辑栓锁电路的示意图。

图2A是根据本发明实施例的电流式逻辑栓锁电路的方块图。

图2B是采用图2A的架构的电流式逻辑栓锁电路的示意图。

图3是理想差动输入信号与在图1、2B的电流式逻辑栓锁电路上的输入信号的波形图。

图4是理想差动输出信号与在图1、2B的电流式逻辑栓锁电路上的差动输出信号的波形图。

其中，附图标记：

栓锁电路 10、20、30

晶体管 M1、M2、M3、M4、M5、M6、M7、M8、M9、M10

第一输入节点 Sin1 第二输入节点 Sin2

第一输入信号 Sin1 第二输入信号 Sin2

第一时脉信号 Vclk 第二时脉信号 Vclk’

第一输出节点 Sout1 第二输出节点 Sout2

差动输出信号 Vout 供应电压 Vdd

接地电压 Vss 放电电流 Iss

栅极-源极电容 c1、c2 取样电路 21a

保持电路 21b、31b 电流产生电路 23