[发明专利]超结器件及其制造方法

权利要求书

1.一种超结器件，其特征在于，包括：

N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；

在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部；

在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；

JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；

在所述JFET注入区的底部还形成有第二N型区，所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内；

所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻，所述超结结构的最大电场位于体内，提升后的所述超结结构的顶部的电场强度小于体内的最大电场强度。

2.如权利要求1所述的超结器件，其特征在于：所述第二N型区的注入能量大于所述JFET注入区的注入能量；

所述第二N型区的注入区域采用所述JFET注入区的光罩进行定义；或者，所述第二N型区的注入区域采用和所述JFET注入区的光罩不同的光罩进行单独定义。

3.如权利要求1或2所述的超结器件，其特征在于：所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。

4.如权利要求1或2所述的超结器件，其特征在于：所述第二N型区的横向宽度小于等于所述N型柱的宽度；

或者，所述第二N型区的横向宽度大于所述N型柱的宽度，所述第二N型区和所述P型体区在横向上产生交叠，所述P型体区的两侧和相邻的所述第二N型区交叠后要求保证所述P型体区的未交叠区的宽度大于1微米。

5.一种超结器件的制造方法，其特征在于，包括如下步骤：

步骤一、提供一N型外延层，采用光罩进行定义在选定区域的所述N型外延层表面进行JFET注入形成JFET注入区；

在所述JFET注入区的底部形成有第二N型区；

步骤二、在所述N型外延层中形成由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；

步骤三、进行P型体区注入在各所述P型柱顶部形成有P型体区；

步骤四、进行推阱，推阱后各所述P型体区还横向延伸到邻近的所述N型柱的顶部；

所述JFET注入区位于于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；

所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内；

所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻；所述超结结构的最大电场位于体内，提升后的所述超结结构的顶部的电场强度小于体内的最大电场强度；

上述步骤一至四按步骤一、二、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、一、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、三、一和四的排列顺序依次进行；

步骤四完成后还包括：

步骤五、在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。