[发明专利]高速缓冲存储器的访问方法和装置

说明书

技术领域

本发明涉及计算机技术领域，尤其涉及一种高速缓冲存储器的访问方法和装置。

背景技术

高速缓冲存储器(Cache Memory，简称Cache)是介于中央处理器(Central Processing Unit，简称CPU)和内存之间的存储器，CPU在访问内存时，首先判断所要访问的内容是否在Cache中，如果在，就称为“命中”，CPU可以直接从Cache中调用要访问的内容，否则，就称为“不命中”，CPU只能去内存中调用要访问的内容，由于Cache的存取速度比内存快几倍甚至十几倍，因此，对于CPU要访问的内容，通常会提前从内存中拷贝到Cache中。但是，Cache的存储容量较小，因此，存储在Cache中的数据通常是采用Cache压缩算法压缩后的数据。

内存和Cache之间的数据传递通常以缓存行Cache Block(或者称为缓存块Cache Block)为单位，现有的Cache压缩算法在不改变Cache架构的情况下，通常也以缓存行为单位进行数据压缩，例如：FPC压缩算法、基于字典的压缩算法，等等。对于FPC压缩算法，一次压缩多个缓存行与一次压缩一个缓存行相比，对压缩率没有影响，但是，对于基于字典的压缩算法，被压缩的数据越多，通常可以发掘更多的数据冗余，因此，一次压缩多个缓存行与一次压缩一个缓存行相比，可以提升压缩率。

但是，如果以较大的缓存行为单位进行基于字典的整体压缩，会增大Cache压缩的延时和功耗，降低了Cache的存取速度，因此，为了确保Cache访问的延时性，只能以缓存行为基本单位进行数据压缩，使得Cache的压缩率较低。

发明内容

本发明提供了一种高速缓冲存储器的访问方法和装置，以单个缓存块的压缩时延实现了对整个缓存区域进行数据压缩，提高了Cache的压缩率。

本发明提供的高速缓冲存储器的访问方法，可以包括：

根据待压缩的缓存块的地址以及第一预设阈值，确定待压缩的缓存块为缓存区域中的第一个缓存块FBR或者为所述缓存区域中的后续缓存块SBR；其中，所述缓存区域位于高速缓冲存储器中且包括所述第一预设阈值个地址连续的缓存块；

若确定所述待压缩的缓存块为所述SBR，且确定所述高速缓冲存储器命中所述FBR，则根据所述FBR中存储的FBR字典项对所述SBR进行基于字典的数据压缩，生成SBR压缩数据。

本发明提供的高速缓冲存储器的访问装置，可以包括：

确定模块，用于根据待压缩的缓存块的地址以及第一预设阈值，确定待压缩的缓存块为缓存区域中的第一个缓存块FBR或者为所述缓存区域中的后续缓存块SBR；其中，所述缓存区域位于高速缓冲存储器中且包括所述第一预设阈值个地址连续的缓存块；

第一压缩模块，在所述确定模块确定所述待压缩的缓存块为所述SBR，且确定所述高速缓冲存储器命中所述FBR时，根据所述FBR中存储的FBR字典项对所述SBR进行基于字典的数据压缩，生成SBR压缩数据。

本发明提供了一种高速缓冲存储器的访问方法和装置，其中，方法包括：根据待压缩的缓存块的地址以及第一预设阈值，确定待压缩的缓存块为缓存区域中的FBR或者为缓存区域中的SBR，若确定待压缩的缓存块为SBR，且确定Cache命中FBR，则根据FBR中存储的FBR字典项对SBR进行基于字典的数据压缩，生成SBR压缩数据。本发明提供的高速缓冲存储器的访问方法，以单个缓存块的压缩时延实现了对整个缓存区域进行数据压缩，提高了Cache的压缩率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的高速缓冲存储器的访问方法的流程图；

图2为本发明实施例三提供的高速缓冲存储器的访问方法的流程图；

图3为本发明实施例四提供的高速缓冲存储器的访问方法的流程图；

图4为本发明实施例五提供的高速缓冲存储器的访问方法的流程图；

图5为本发明实施例六提供的高速缓冲存储器的访问方法的流程图；

图6为本发明实施例一提供的高速缓冲存储器的访问装置的结构示意图。

具体实施方式