[发明专利]一种半导体器件及制备方法、电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。

背景技术

集成电路制造技术是一个复杂的工艺，技术更新很快。表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸(critical dimension，CD)，随着半导体技术的不断发展器件的关键尺寸越来越小，正是由于关键尺寸的减小才使得每个芯片上设置百万个器件成为可能。

双图案技术(Double-Patterning，DP)通过间距碎片(pitch fragmentation)克服了蚀刻的限制，从而被广泛的用于半导体器件的制备中，特别是当器件尺寸进一步降低之后。目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligned double patterning，SaDPT)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch，LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。在器件制备过程中选用哪种技术，需要综合考虑每种技术的灵活性、适用性以及成本的高低进行选择。其中自对准双图案技术(Self-aligned double patterning，SaDPT)在实现最小间距的蚀刻能力超出了对该方法的期待。

随着半导体器件尺寸的不断缩小，蚀刻过程虽然有多种工艺可供选择，但是随着器件尺寸的减小都不可避免的会产生工艺窗口余裕减小，间隙填充能力受到限制，很难平衡栅极侧壁与点蚀缺陷(pitting defect)的问题，会造成多晶硅栅极的轮廓缺陷，进而影响半导体器件的性能和良率。

因此，有必要提出一种新的半导体器件及制备方法，以解决现有的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有半导体材料层和图案化的掩膜层；

以所述图案化的掩膜层为掩膜部分地蚀刻所述半导体材料层，以在第一方向上形成条形结构叠层；

在所述条形结构叠层的侧壁上形成保护层；

图案化所述条形结构叠层，在所述半导体材料层中形成凹槽，以在第二方向上形成若干相互间隔的半导体结构，其中，所述第二方向与所述第一方向垂直；

蚀刻去除所述半导体结构下方以外的剩余的所述半导体材料层，以得到半导体结构叠层。

可选地，图案化所述条形结构叠层中的所述半导体材料层的步骤包括：

在所述条形结构叠层和所述半导体材料层上形成掩膜叠层并图案化；

以图案化的所述掩膜叠层为掩膜蚀刻所述条形结构叠层中的所述掩膜层，以在第二方向上形成若干相互间隔的掩膜层结构，其中，所述第二方向与所述第一方向垂直；

以所述的掩膜层结构为掩膜部分地蚀刻所述条形结构叠层中的所述半导体材料层，以在所述半导体材料层中形成凹槽，形成若干相互间隔的半导体结构。

可选地，所述方法还进一步包括去除所述保护层的步骤，以露出所述半导体结构叠层的侧壁。

可选地，选用稀释的氢氟酸去除所述保护层，所述稀释的氢氟酸中氢氟酸与水的体积比为50:1～1000:1。

可选地，所述半导体材料层包括多晶硅。

可选地，所述掩膜叠层包括堆叠的有机分布层、硅底部抗反射涂层和光刻胶层。

可选地，部分地蚀刻所述半导体材料层至所述半导体材料层剩余的厚度为100～300埃。

可选地，部分地蚀刻所述条形结构叠层至所述半导体材料层剩余的厚度为100～300埃。

可选地，在去除剩余的所述半导体材料层之前所述方法还进一步包括去除所述掩膜叠层的步骤。

可选地，所述半导体器件通过1至9之一所述方法制备得到。

本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。

本发明再一方面提供一种电子装置，包括前述的半导体器件。