[发明专利]具有延时单元的全异步自建时钟电路在审
| 申请号： | 201610456956.1 | 申请日： | 2016-06-22 |
| 公开（公告）号： | CN107528592A | 公开（公告）日： | 2017-12-29 |
| 发明（设计）人： | 连颖 | 申请（专利权）人： | 成都锐成芯微科技股份有限公司 |
| 主分类号： | H03M1/38 | 分类号： | H03M1/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 610041 四川省成都市*** | 国省代码： | 四川;51 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 具有 延时 单元 异步 自建 时钟 电路 | ||
1.一种具有延时单元的全异步自建时钟电路，其特征在于：所述具有延时单元的全异步自建时钟电路包括比较器、与所述比较器相连的或门、与所述或门相连的或非门及与所述或非门及所述比较器相连的延时单元，所述比较器对输入的模拟信号进行逐次比较与转换后，输出数字信号，并通过所述或门的输出端产生每一位信号的比较结果至所述或非门，所述延时单元连接于所述或非门与所述比较器之间，对所述或非门输出的信号进行延时并产生时钟信号至所述比较器。
2.根据权利要求1所述的具有延时单元的全异步自建时钟电路，其特征在于：所述比较器包括两个输入端及两个输出端，所述比较器对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。
3.根据权利要求2所述的具有延时单元的全异步自建时钟电路，其特征在于：所述或非门具有用于控制所述比较器的工作的控制信号端，在采样期间，所述控制信号端处于高电平，采样结束时，所述控制信号端处于低电平。
4.根据权利要求3所述的具有延时单元的全异步自建时钟电路，其特征在于：当所述控制信号端处于高电平时，所述比较器不工作，所述延时单元不产生时钟信号。
5.根据权利要求4所述的具有延时单元的全异步自建时钟电路，其特征在于：当所述控制信号端处于低电平时，所述比较器开始工作，对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于成都锐成芯微科技股份有限公司，未经成都锐成芯微科技股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201610456956.1/1.html，转载请声明来源钻瓜专利网。
