[发明专利]一种D触发器

权利要求书

1.一种D触发器，其特征在于，所述D触发器包括：

组合逻辑结构，用于实现当数据信号和输出信号的电位相同时，内部时钟信号保持高电位不变，内部时钟信号的反相信号保持低电位不变，当数据信号和输出信号的电位不同时，内部时钟信号跟随外部时钟信号变化；

内部时钟控制结构，与所述组合逻辑结构连接，用于传输数据信号及数据信号的反相信号；

差分结构，与所述内部时钟控制结构连接，用于补偿由NMOS管传输高电平造成的阈值损失；

锁存结构，与所述内部时钟控制结构连接，用于缓存输出信号及输出信号的反相信号；

输出结构，与所述锁存结构连接，用于输出所述输出信号；

其中，所述组合逻辑结构包括与外部时钟信号分别连接的NMOS管结构及PMOS管结构，分别与NMOS管结构及PMOS管结构连接的第一反相器，与所述第一反相器连接的第二反相器；

所述NMOS管结构包括与外部时钟信号连接的第十五NMOS管的栅极，第十五NMOS管的第一电极接地，第十五NMOS管的第二电极分别与第十一、第十二NMOS管的第二电极及第一反相器的输入端连接，第十一NMOS管的栅极接数据信号，第十一NMOS管的第一电极接第十三NMOS管的第二电极，第十三NMOS管的栅极接输出信号，第十三NMOS管的第一电极接地，第十二NMOS管的栅极接数据信号的反相信号，第十二NMOS管的第一电极接第十四NMOS管的第二电极，第十四NMOS管的栅极接输出信号的反相信号，第十四NMOS管的第一电极接地；

所述PMOS管结构包括与外部时钟信号连接的第十六PMOS管的栅极，第十六PMOS管的第一电极接输入电压，第十六PMOS管的第二电极分别与第七、第八PMOS管的第一电极连接，第七PMOS管的栅极接数据信号，第七PMOS管的第二电极分别与第八PMOS管的第二电极及第九PMOS管的第一电极连接，第八PMOS管的栅极接输出信号，第八PMOS管的第二电极接第十PMOS管的第一电极，第九PMOS管的栅极接数据信号的反相信号，第九PMOS管的第二电极分别与第十PMOS管的第二电极及第一反相器的输入端连接，第十PMOS管的栅极接输出信号的反相信号。

2.根据权利要求1所述的D触发器，其特征在于，所述内部时钟控制结构包括第三反相器及与其连接的两路结构相同的串联NMOS管，具体包括与第三反相器的输入端连接的第五NMOS管的第一电极，与第三反相器的输出端连接的第六NMOS管的第一电极，第五NMOS管的栅极接第六NMOS管的栅极并与内部时钟信号的反相信号连接，第五NMOS管的第二电极接第三NMOS管的第一电极，第三NMOS管的栅极与第四NMOS管的栅极及内部时钟信号连接，第四NMOS管的第一电极接第六NMOS管的第二电极，第三、第四NMOS管的第二电极与差分结构连接，同时第四NMOS管的第二电极与所述锁存结构连接。

3.根据权利要求1所述的D触发器，其特征在于，所述差分结构包括第一PMOS管及第二PMOS管，所述第一、第二PMOS管的第一电极接输入电压，第一PMOS管的第二电极接内部时钟控制结构第三NMOS管的第二电极，第一PMOS管的栅极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的第二电极接内部时钟控制结构第四NMOS管的第二电极，第二PMOS管的栅极接内部时钟控制结构第三NMOS管的第二电极。

4.根据权利要求1所述的D触发器，其特征在于，所述锁存结构包括第四、第五反相器，所述第五反相器的输出端接第四反相器的输入端，第四反相器的输出端与第五反相器的输入端、及内部时钟控制结构中第四NMOS管的第二电极连接。

5.根据权利要求1所述的D触发器，其特征在于，所述输出结构包括第六反相器，所述第六反相器的输入端与所述锁存结构的输入端连接。

6.根据权利要求1所述的D触发器，其特征在于，所述内部时钟信号的反相信号相对于内部时钟信号存在传输延迟。

7.根据权利要求1～3中任一项所述的D触发器，其特征在于，所述第一电极为源极、第二电极为漏极，或所述第一电极为漏极、第二电极为源极。