[发明专利]半导体器件及半导体器件的制造方法

说明书

相关申请的交叉引用

本申请要求于2015年12月14日向韩国知识产权局提交的韩国专利申请No.10-2015-0178098的优先权权益，其全部内容通过引证结合于此。

技术领域

本公开涉及包括碳化硅(SiC)的半导体器件及其制造方法。

背景技术

功率半导体器件需要具有低导通电阻或低饱和电压，以在大量电流流过时，降低导电状态下的功率损耗。进一步地，功率半导体器件需要具有承受其PN结下的反向高电压的能力，当功率半导体器件断开或开关断开时，反向高电压可施加到功率半导体器件的相对端上，也就是，功率半导体器件具有高击穿电压特性。

当满足电力条件和物理条件的各种功率半导体器件封装在一个模块中时，包含在封装模块内的半导体器件的数量及其电性规格可能根据系统需要的条件而变化。

通常，使用三相功率半导体模块来生成驱动电机的洛伦兹力(Lorentz force)。也就是，三相功率半导体模块控制施加到电机上的电流和功率，使得确定电机的驱动状态。

尽管传统的硅绝缘栅双极型晶体管(IGBT)和硅二极管已包含并用在三相半导体模块中，但三相半导体模块近来趋向于包括碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)和碳化硅二极管，以最小化其中的功耗以及提高三相半导体模块的切换速度。

当硅IGBT或碳化硅MOSFET连接到单独的二极管时，需要多条配线来实现连接，并且由于多条配线会出现寄生电容和电感，模块的切换速度会降低。

背景部分公开的上述信息只为加强对本公开背景的理解，因此，上述信息可能包含未构成本国普通技术人员已熟悉的现有技术的信息。

发明内容

本公开致力于提供一种包含MOSFET区域和二极管区域的碳化硅半导体器件。

本公开的示例性实施方式提供了一种半导体器件，该半导体器件包括：n-型层，其设置在n+型碳化硅基板的第一表面上；第一沟槽和第二沟槽，第一沟槽和第二沟槽设置在n-型层上且彼此隔开；P型区域，其包围第一沟槽的侧面和拐角；n+型区域，其设置在P型区域和第一沟槽与第二沟槽之间的n-型层上；栅绝缘层，其设置在第二沟槽内；栅电极，其设置在栅绝缘层上；氧化层，其设置在栅电极上；源电极，其设置在氧化层和n+型区域上且设置在第一沟槽内；以及漏电极，其设置在n+型碳化硅基板的第二表面上，其中源电极可与设置在第一沟槽下方的n-型层接触。

半导体器件可进一步包括设置在n-型层和n+型区域之间的低浓度n-型层。

低浓度n-型层的掺杂浓度可小于n-型层的掺杂浓度。

低浓度n-型层可设置在第二沟槽和p型区域之间。

半导体器件可进一步包括设置在p型区域和第一沟槽之间的p+型区域。

p+型区域可包围第一沟槽的侧面和拐角。

源电极可包括肖特基电极(Schottky electrode)和设置在肖特基电极上的欧姆电极。

欧姆电极可与设置在第一沟槽下方的n型层接触。

本公开的另一个实施方式提供了一种半导体器件的制造方法，该方法包括：在n+型碳化硅基板的第一表面上依次形成n-型层和低浓度n-型层；在低浓度n-型层上形成n+型区域；通过刻蚀n+型区域和低浓度n-型层形成彼此隔开的第一沟槽和第二沟槽；形成包围第一沟槽的侧面和拐角的p型区域；在第二沟槽内形成栅绝缘层；在栅绝缘层上形成栅电极；在栅电极上形成氧化层；在氧化层和n+型区域内以及在第一沟槽上形成源电极；以及在n+型碳化硅基板的第二表面上形成漏电极，其中多个p型区域可彼此隔开，且源电极可与设置在第一沟槽下方的n-型层接触。

在形成P型区域时，可采用倾斜离子注入法注入p离子。

半导体器件的制造方法可进一步包括在p型区域和第一沟槽之间形成p+型区域。

在形成p+型区域时，可采用倾斜离子注入法注入p+离子。

根据本公开的实施方式，半导体器件不需要配线来连接MOSFET器件和二极管器件，这是因为其中包括了MOSFET区域和二极管区域。这样，半导体器件的尺寸可减小。

进一步地，根据本公开的实施方式，由于MOSFET区域和二极管区域包含在一个半导体器件内而不需要配线，因此可提高半导体器件的切换速度。

附图说明

图1示出了根据本公开的示例性实施方式的半导体器件的横断面示意图。

图2示出了根据本公开的另一个示例性实施方式的半导体器件的横断面示意图。