[发明专利]半导体结构的形成方法

说明书

本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一晶体管区和第二晶体管区，所述基底的第一晶体管区和第二晶体管区包括衬底和位于衬底上的鳍部；在所述第一晶体管区衬底上形成第一牺牲层，所述第一牺牲层的表面低于所述鳍部顶部表面；对所述第一晶体管区第一牺牲层进行第一离子注入；进行第一离子注入之后，去除所述第一牺牲层；去除所述第一牺牲层之后，进行退火处理。在进行退火处理的过程中，所述第一牺牲层已经被去除，第一牺牲层中的掺杂离子不会扩散进入第二晶体管区鳍部中，从而不会影响第二晶体管区所形成晶体管的性能。因此，所述形成方法能够改善半导体结构性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。

鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的多侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。鳍式场效应晶体管仍然存在短沟道效应。

为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。一种方法是通过对鳍部底部进行防穿通注入，减少漏源穿通的可能性，降低短沟道效应。

然而，所述半导体结构的形成方法容易影响所形成半导体结构的性能。

发明内容

本发明解决的问题是提供一种半导体的形成方法，能够改善半导体结构性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一晶体管区和第二晶体管区，所述基底的第一晶体管区和第二晶体管区包括衬底和位于衬底上的鳍部；在所述第一晶体管区衬底上形成第一牺牲层，所述第一牺牲层的表面低于所述鳍部顶部表面；对所述第一牺牲层进行第一离子注入；进行第一离子注入之后，去除所述第一牺牲层；去除所述第一牺牲层之后，进行退火处理。

可选的，所述第一牺牲层为抗反射涂层、氧化硅层或氮化硅层。

可选的，对所述第一晶体管区第一牺牲层进行离子注入之前，还包括：在所述第二晶体管区形成第二牺牲层，所述第二牺牲层覆盖所述第二晶体管区鳍部顶部和侧壁。

可选的，所述第一牺牲层与第二牺牲层的材料相同。

可选的，形成所述第一牺牲层和第二牺牲层的步骤包括：在所述第一晶体管区和第二晶体管区衬底上形成初始牺牲层，所述初始牺牲层表面高于所述鳍部顶部表面；去除第一晶体管区部分厚度的初始牺牲层，在第一晶体管区形成第一牺牲层，在第二晶体管区形成第二牺牲层。

可选的，去除第一晶体管区部分厚度的初始牺牲层的工艺包括：干法刻蚀或湿法刻蚀。

可选的，形成初始牺牲层的工艺包括：旋涂工艺或流体化学气相沉积工艺。

可选的，去除所述第一牺牲层的工艺包括：灰化工艺、干法刻蚀或湿法刻蚀。

可选的，去除所述第一牺牲层之后，还包括：在第一晶体管区和第二晶体管区衬底上形成隔离结构，所述隔离结构表面低于所述鳍部顶部表面，且所述隔离结构的厚度大于或等于所述第一牺牲层的厚度。

可选的，所述第一牺牲的厚度与所述隔离结构的厚度相等。

可选的，所述第二晶体管区用于形成PMOS晶体管；还包括：对所述第二晶体管区隔离结构进行第二离子注入。