[发明专利]解码方法、存储器存储装置及存储器控制电路单元

说明书

本发明提供一种适用于低密度奇偶检查解码的解码方法、存储器存储装置及存储器控制电路单元，其解码方法，所述解码方法包括对码字执行叠代解码操作，其中多个对数似然比值分别对应所述码字的多个数据位元值；判断所述叠代解码操作是否成功；若所述叠代解码操作不成功，判断是否符合扰动条件；若符合所述扰动条件，对所述对数似然比值中的第一对数似然比值执行保护操作，并且对所述对数似然比值中的多个第二对数似然比值执行扰动操作，其中所述第二对数似然比值不同于所述第一对数似然比值；以及在完成所述扰动操作后，再对所述码字进行所述叠代解码操作。

技术领域

本发明涉及一种解码技术，尤其涉及低密度奇偶检查码的一种解码方法、存储器存储装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，为了确保可复写式非易失性存储器模块所储存的数据的正确性，在将某一数据储存至可复写式非易失性存储器模块之前，此数据会先被编码。编码后的数据(包含原始数据与错误更正码)会被储存至可复写式非易失性存储器模块中。往后，编码后的数据可被从可复写式非易失性存储器模块中读取并且被解码，以更正其中可能存在的错误。以往错误更正码多使用代数解码演算法，如(BCH code)，而目前机率解码演算法，如低密度奇偶检查码(low density parity code，以下也称为LDPC)，则逐渐成熟。低密度奇偶检查码是使用一个稀疏矩阵(sparse matrix)来编码与解码。

低密度奇偶检查码是Gallager于1960年首先提出的，可是在1960年之后，LDPC码逐渐地不受到喜爱，其因实现方式复杂且当时的技术又无法降低LDPC码实现方式的复杂度。然而，在1990年之后，LDPC码重新被研究，且已被证实若LDPC基于对应于LDPC码的坦纳图(Tanner Graph)和积演算法(sum-product algorithm，SPA)以进行叠代解码时，LDPC码可以达到近似于雪农(Shannon)信道极限的效能等级。

LDPC码通常会被定义为一个同位检查矩阵(parity-check matrix)，且可以利用双分图(bipartite graph)来表达，其中双分图是有关于上述的坦纳图。双分图为一种由多个顶点所构成的图型，且该些顶点会被划分为两种不同的类型，而LDPC码得以由多个顶点所构成的双分图所表示。该些顶点中的一部分被称为变数节点(variable node)，而其他顶点则被称为检查节点(check node)。该些变数节点为一对一的映射到该些已编码的数据位元(也称为码字，codeword)。变数节点也可称为信息节点(message node)或是位元节点(bit node)。检查节点也可称为奇偶节点(parity node)。

一般来说，LDPC解码器会在叠代解码操作中，经由未满足检查节点(unsatisfiedcheck node)信息或是对数似然比值(log-likelihood ratio，LLR)来进行解码。

然而，在位元错误率(bit error rate)方面，于进行叠代解码的过程中仍然会遭遇到例如高可靠度错误(High reliable error)、矩阵陷阱集合(matrix trapping set)、局部最大值(local maximum)或局部最小值(local minimum)等问题。这些问题会导致位元错误率的错误地面区(error floor region)与解码器的解码收敛速度(decodingconverging speed)的降低。因此，如何检测且解决发散的对数似然比值(以下也称，LLR)以提升LDPC解码器的效能，为此领域技术人员所关心的议题。

发明内容