[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及用于具有超结结构的半导体器件的制造方法。

背景技术

对于常规单一导电类型的功率器件而言，要得到较高的击穿电压，就必须形成较厚的外延层漂移区与较低的掺杂浓度，因而导通电阻会随着击穿电压的增大而急剧增大。然而，导通电阻一般较高且无法进一步降低。

超结结构作为一种先进的漂移区结构越来越受到工业界的重视。超结结构的漂移区采用交替的PN结结构，这种结构的优点在于，在相同耐压下，超结结构漂移区的掺杂浓度可提高一个数量级，因此导通电阻可降低5-10倍。

图1示出了根据现有技术的具有超结结构的半导体器件的示意图。如图1所示，超结结构包括交替的P柱扩散区110和N型外延区120。

目前超结结构主要由两种工艺方法实现：1)多次外延和多次离子注入工艺；2)深槽外延工艺，深槽外延工艺制造的难点在于：形成具有高深宽比的P柱区和N柱区。

对于通过多次外延和多次离子注入工艺形成的超结器件，现有技术所采用的外延层厚度一般在6-8微范围内，为了使器件能够达到600V至900V及以上的耐压特性，现有技术通常要形成很多层(6层甚至6层以上)外延层，这是因为在超结器件制造期间所采用的离子注入工艺的离子能量在千电子伏特级范围内，因此其离子注入深度有限，这限制了每一层外延层的层厚。为得到预期的P柱扩散区高度，不得不进行多次外延生长。

虽然现有技术可以实现超结功能，但是由于高耐压的要求，采用普通的多次外延和多次离子注入，外延层数较多，工艺过程复杂，成本较高，更容易受到反复光刻套刻精度的影响。

因此，需要一种用于具有超结结构的半导体器件的制造方法，能够解决现有技术存在的部分问题。

发明内容

本发明的目的是提供一种半导体器件的制造方法，通过该方法，可减少外延层数目，从而简化工艺流程、降低成本、提高制造工艺精度。

根据本发明的一个方面，提供一种半导体器件的制造方法，包括：a)在衬底上提供第一导电类型的第一外延层；b)在所述第一外延层上形成掩模层，以限定第二导电类型的柱形扩散区所在的区域；c)使用兆电子伏特级能量的第二导电类型掺杂剂离子，对第一外延层进行离子注入，以形成第二导电类型掺杂剂本体区；d)去除所述掩模层；e)进行高温推阱，使第二导电类型掺杂本体区中第二导电类型掺杂物进行扩散，得到第二导电类型的柱形扩散区。

根据本发明的一个方面，前述方法中，通过光刻工艺在所述第一外延层上形成具有特定图案的光刻胶层作为所述掩模层，所述光刻工艺包括：在所述第一外延层上形成所述光刻胶层，所述光刻胶层的厚度为5微米至6微米；通过对准、曝光、显影工艺去除光刻胶层中的特定部分以暴露部分第一外延层。

根据本发明的一个方面，前述方法中，所述第一外层延的厚度大于或等于10微米

根据本发明的一个方面，前述方法还包括在进行高温推阱之前，多次重复步骤a)至步骤d)，以达到预定的总外延层厚度。

根据本发明的一个方面，前述方法还包括在重复步骤a)之前，去除上一层外延层的表面氧化层。

根据本发明的一个方面，前述方法中，，所述高温推阱使得各外延层中形成的第二导电类型的柱形扩散区在垂直方向上形成连接。

根据本发明的一个方面，前述方法中，所述第一导电类型为N型，所述第二导电类型为P型。

根据本发明的一个方面，前述方法中，所述第二导电类型掺杂剂离子为硼离子。

根据本发明的一个方面，前述方法中，在去除所述掩模层之后，进行表面 检查，以确保掩模层去除干净。

根据本发明的另一个方面，提供一种半导体器件，包括通过权利要求1至9中的任一项所述的方法制造的结构。。

与现有技术相比，对于600V至900V及以上不同的耐压值，每层外延使用10微米以上的厚度，可以减少1-2层外延的生长过程及相应的光刻注入制造步骤，从而减少了1-2次从光刻到离子注入的工艺出错机会，提高了工艺的可控制性，改善器件可靠性。同时，由于减少了1-2层外延生长等制造步骤，相应制造成本可减少8-12％，并提升产能。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。