[发明专利]一种存储器结构及其制备方法

说明书

技术领域

本发明涉及集成电路技术领域，特别是涉及一种存储器结构及其制备方法。

背景技术

对于不同架构的NAND存储器来说，按照存储层的材料可以划分为三维浮栅存储器和三维电荷俘获存储器。对于前者三维浮栅存储器由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。

三星电子推出的垂直沟道型三维电荷俘获闪存以垂直的多晶硅圆柱体作为沟道，多层栅极环绕在该多晶硅圆柱体周围，每层栅极作为一层字线，这样字线就成了水平层，位线连接在垂直的多晶硅圆柱体的顶部。公共源极线通过在衬底制作重掺杂区域再逐个引出。栅极采用电荷俘获的方式存储，在多晶硅沟道和栅极金属之间设有隧穿层、电荷俘获层和阻挡层。具体的器件结构描述可参考专利公开号为CN104425511A的专利文献。

这种垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30:1，上下孔的直径差异要求小于10-20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的FN隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层则一般是氮化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。

然而，现有的垂直沟道型三维电荷俘获存储器，器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾，影响产品良率。

发明内容

鉴于以上所述现有技术，本发明的目的在于提供一种存储器结构及其制备方法，用于解决现有技术中的种种问题。

为实现上述目的及其他相关目的，本发明提供一种存储器结构，包括：

半导体衬底，所述半导体衬底表面具有重掺杂外延层；

第一隔离介电层，位于所述半导体衬底之上；

地选择栅电极层，位于所述第一隔离介电层之上；

字线栅电极层，位于所述地选择栅电极层之上；

串选择栅电极层，位于所述字线栅电极层之上；

多层第二隔离介电层，介于所述地选择栅电极层、字线栅电极层和串选择栅电极层之间；

半导体沟道，所述半导体沟道向下贯穿所述串选择栅电极层、字线栅电极层和地选择栅电极层，并且所述半导体沟道的底部与所述重掺杂外延层接触；

栅极介电层，包裹在所述半导体沟道的侧壁上，介于所述半导体沟道与所述串选择栅电极层、字线栅电极层和地选择栅电极层之间，在由所述半导体沟道中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；

其中，所述半导体沟道为III-V族单晶半导体。

可选地，所述半导体衬底包括具有第二导电类型的掺杂衬底和生长于所述掺杂衬底表面的第一导电类型的所述重掺杂外延层。

可选地，所述重掺杂外延层的掺杂浓度为10¹⁸-5×10¹⁹/cm³。

可选地，所述重掺杂外延层的厚度为1-5μm。

可选地，所述半导体沟道与所述重掺杂外延层的导电类型相同。

可选地，所述半导体沟道的平行于所述半导体衬底的横截面的最大宽度为2-50nm。

可选地，在所述半导体沟道的顶部设有位线接触和与所述位线接触连接的位线电极层。

进一步可选地，所述存储器结构包括第三隔离介电层，所述第三隔离介电层位于所述位线电极层与所述串选择栅电极层之间，并将所述半导体沟道的顶部包裹，所述位线接触穿过所述第三隔离介电层与所述半导体沟道的顶部接触。

进一步可选地，所述位线接触的材料包括Ti、Al、Ni、Au中的一种或多种。