[发明专利]低功耗并行哈希计算电路

权利要求书

1.一种并行哈希计算电路，其特征在于，包括：控制模块、消息填充模块、哈希算法迭代模块、消息暂存模块和初始值寄存器；

该控制模块连接消息暂存模块、该消息填充模块以及该哈希算法迭代模块，该初始值寄存器连接该哈希算法迭代模块；

该控制模块用于控制读取数据发送使能信号；该消息暂存模块用于对输入的信息暂存；该消息填充模块用于根据消息的长度，对该消息暂存模块的输出消息进行比特填充；该哈希算法迭代模块包含多个哈希算法IP核，用于进行哈希运算；该初始值寄存器用于提供给哈希算法迭代模块初始值。

2.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块的该使能信号包含用于读取消息暂存模块中存储数据的读使能信号和地址信号，用于哈希算法迭代模块的计算使能信号和用于消息填充模块的填充使能信号。

3.如权利要求1所述的并行哈希计算电路，其特征在于，该消息暂存模块是32比特位宽，深度16的静态随机存取存储器。

4.如权利要求1所述的并行哈希计算电路，其特征在于，该消息填充模块用于根据消息的长度，判断消息在该消息暂存模块中的最后一位所在的位置，在消息最后一位后面补充一比特1，若干比特0和64比特的消息长度信息，使得填充后的消息是512比特的整数倍。

5.如权利要求1所述的并行哈希计算电路，其特征在于，每个该哈希算法IP核中包含8个32比特寄存器、8条加法器和移位寄存器组成的数据通路以及消息扩展单元。

6.如权利要求5所述的并行哈希计算电路，其特征在于该初始值寄存器为256比特的寄存器。

7.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块的输出端与消息暂存模块的输入端读使能信号以及地址信号相连，该消息暂存模块的输出端与该消息填充模块的输入端相连；该控制模块的输出端与消息填充模块的填充使能信号相连，该消息填充模块的输出端与哈希算法迭代模块的输入端连接，该控制模块的输出端与该哈希算法迭代模块输入端计算使能信号相连；哈希算法迭代模块输出端与初始值寄存器的输入端相连，初始值寄存器的输出端与哈希算法迭代模块输入端相连。

8.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块通过数据总线读取哈希算法中共用消息的64比特的消息长度信息，根据消息长度信息读取共用消息并存入该消息暂存模块，当该消息暂存模块的SRAM存满一个512比特消息分组后，通过该消息填充模块将填充后的结果输给哈希算法迭代模块。

9.如权利要求1所述的并行哈希计算电路，其特征在于，该控制模块控制一个哈希算法IP核进行计算，哈希算法迭代模块对512比特的消息分组进行消息扩展产生64个32比特的字，每个字被用在哈希算法的每一轮迭代中，重复进行64轮迭代，得到256比特的计算结果，重复上述过程直到不同消息的相同部分计算完毕，将计算结果作为初始值输入到该初始值寄存器。

10.如权利要求4所述的并行哈希计算电路，其特征在于，当计算不同消息的不同部分时，该控制模块读取该初始值寄存器中的初始值，并将初始值赋给哈希算法迭代模块的各个哈希算法IP核，在后续的计算中，这个计算结果值作为初始值使用。