[发明专利]半导体装置的制造方法和衬底处理装置

说明书

技术领域

本发明涉及半导体装置的制造方法和衬底处理装置。

背景技术

近年来，半导体装置有高度集成化的倾向，随之而来的是布线间的细微化。因此，存在布线间电容变大，引起信号的传播速度降低等问题。于是，要求将布线间尽可能低介电常数化。

发明内容

发明所要解决的技术问题

作为实现低介电常数化的方法之一，人们正在研究在布线间设置空隙的空气间隙构造。作为形成空气间隙构造的空隙的方法，例如有对布线间进行蚀刻的方法。例如专利文献1中记载了空气间隙的形成方法。

可是，由于加工精度的问题，在形成图案形成的时候有时会发生对不准(misalignment)。因此，存在电路特性变差这样的问题。

于是，本发明的目的是提供一种针对形成有空气间隙的半导体装置能够实现良好的特性的技术。

专利文献1：日本特开2006-334703

解决技术问题所采取的技术手段

为了解决上述技术问题，本发明提供一项技术，该项技术包括将衬底搬入到处理室中的工序和形成第二防扩散膜的工序。所述的衬底具有：第一布线层，其包括第一层间绝缘膜、形成在所述第一层间绝缘膜之上用作布线的多个含铜膜、使所述含铜膜间绝缘的布线间绝缘膜以及设于所述多个含铜膜之间的空隙；和第一防扩散膜，该第一防扩散膜形成在所述含铜膜上表面的一部分的表面之上，抑制所述含铜膜的成分扩散。所述第二防扩散膜形成在所述含铜膜之上的没有形成所述第一防扩散膜的其他部分的表面之上，抑制所述含铜膜的成分扩散。

发明的技术效果

根据涉及本发明的技术，能够提供一种针对形成有空气间隙的半导体装置能够实现良好的特性的技术。

附图说明

图1是对涉及一个实施方式的半导体器件的制造流程进行说明的说明图。

图2是涉及一个实施方式的晶片的说明图。

图3是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图4是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图5是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图6是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图7是对涉及一个实施方式的衬底处理装置进行说明的说明图。

图8是对涉及一个实施方式的衬底处理装置进行说明的说明图。

图9是对形成涉及一个实施方式的第二防扩散膜的流程进行说明的说明图。

图10是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图11是对涉及一个实施方式的晶片的处理状态进行说明的说明图。

图12是对涉及一个实施方式的衬底处理装置进行说明的说明图。

图13是对形成涉及一个实施方式的第二防扩散膜的流程进行说明的说明图。

附图标记说明

200 晶片(衬底)

201 处理空间

202 腔室

212 衬底载置台

具体实施方式

(第一实施方式)

以下关于本发明的第一实施方式进行说明。

用图1说明半导体装置的制造工序的一个工序。

(布线层形成工序S101)

对布线层形成工序S101进行说明。

关于布线层形成工序S101，用图2进行说明。图2是说明形成半导体晶片200的布线层2006的图。布线层2006形成在绝缘膜2001之上。在比绝缘膜2001靠下方处，存在有未作图示的电极层，电极层中设有栅电极、阳极等结构。绝缘膜2001被用作与电极层绝缘的层间绝缘膜。

绝缘膜2001是例如多孔状的含碳硅膜(SiOC膜)。绝缘膜2001之上形成有布线间绝缘膜2002。布线间绝缘膜2002用例如SiOC膜形成。

布线间绝缘膜2002中设有多个槽2003，槽2003的表面形成有阻挡膜2004。阻挡膜2004是例如氮化钽膜(TaN膜)。阻挡膜2004之上形成有将在此后用作布线的含铜膜2005。含铜膜2005例如由铜构成。

形成了含铜膜2005之后，通过CMP(Chemical Mechanical Polishing)除去多余的含铜膜2005而使其成为图2的状态，使形成在各槽2003内的含铜膜2005之间绝缘。