[发明专利]D触发器及其控制方法

说明书

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种D触发器及其控制方法。

背景技术

D触发器是数字电路中时序逻辑电路常用的电路单元，现有技术中的D触发器的电路结构如图1所示，包括两个结构相同的第一触发单元1和第二辑触发单元2，第一触发单元1包括第一传输门电路T1、第二传输门电路T2、第一反相电路L1及第二反相电路L2，第二触发单元2包括第三传输门电路T3、第四传输门电路T4、第三反相电路L3及第四反相电路L4，其中，第一传输门电路T1、第二传输门电路T2、第三传输门电路T3以及第四传输门电路T4均包括一个PMOS晶体管和一个NMOS晶体管，PMOS晶体管和NMOS晶体管的源极和漏极均连接在一起，第一传输门电路T1的一输入端11、第二传输门电路T2的一输入端21、第三传输门电路T3的一输入端31及第四传输门电路T4的一输入端41分别连接同一时钟信号CLK，第一传输门电路T1的另一输入端12、第二传输门电路T2的一另输入端22、第三传输门电路T3的另一输入端32及第四传输门电路T4的另一输入端42分别连接同一反相时钟控制信号CLKB，反相时钟控制信号CLKB与时钟信号CLK是两个反相的时钟信号。D触发器还包括第五反相电路L5和第六反相电路L6，第一级触发单元1和第二级触发单元2连接于第五反相电路L5和第六反相电路L6之间，第五反相电路L5的输入端连接D触发器输入信号D，第六反相电路L6的输出端连接D触发器的输出信号Q。

由于NMOS晶体管在传输高电位时存在阈值损失，使得D触发器的输出信号Q的电压比实际电压低。

发明内容

本发明的目的在于，提供一种D触发器及其控制方法，解决现有技术中的D触发器存在阈值电压损失的问题。

为解决上述技术问题，本发明提供一种D触发器，包括：

第一传输电路，包括串联的第一晶体管和第二晶体管，所述第一晶体管的栅极连接时钟信号，源极连接D触发器的输入信号，漏极连接所述第二晶体管的源极，所述第二晶体管的栅极连接反相时钟信号，漏极连接第一节点；

第二传输电路，包括串联的第三晶体管和第四晶体管，所述第三晶体管的栅极连接所述时钟信号，源极连接反相输入信号，漏极连接所述第四晶体管的源极，所述第四晶体管的栅极连接所述反相时钟信号，漏极连接第二节点；

差分电路，连接于所述第一节点和所述第二节点之间，当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

可选的，所述时钟信号通过第一反相器输出所述反相时钟信号。

可选的，所述输入信号通过第二反相器输出所述反相输入信号。

可选的，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管均为NMOS晶体管。

可选的，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，所述第三反相器的输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点。

可选的，当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一节点为低电平，所述第二节点为高电平与阈值电压之间的差值，所述第四反相器将所述第二节点的电位拉高为高电平。

可选的，所述D触发器还包括第五反相器，所述第五反相器的输入端连接所述第二节点，输出端根据所述第二节点的电位输出所述D触发器的输出信号。

相应的，本发明还提供一种D触发器的控制方法，采用上述的D触发器，当时钟信号为低电平时，第一晶体管和第三晶体管关闭，第二晶体管和第四晶体管打开，输入信号通过所述第二晶体管传输，并形成第一传输信号存储在所 述第一晶体管和所述第二晶体管之间，反相输入信号通过所述第四晶体管传输，并形成第二传输信号存储在所述第三晶体管和所述第四晶体管之间；当所述时钟信号跳变为高电平时，所述第一晶体管和所述第三晶体管打开，所述第二晶体管和所述第四晶体管延迟第一时间关闭，在所述第一时间内，所述第一传输信号通过所述第一晶体管传输到第一节点，所述第二传输信号通过所述第三晶体管传输到第二节点；当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

可选的，当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一传输信号为低电平，所述第二传输信号为高电平与阈值电压之间的差值。