[发明专利]一种提升高性能集成电路产出的速度分级优化结构及方法

说明书

一种提升高性能集成电路产出的速度分级优化结构及方法，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级。所采用的方法为：1、选择关键路径；2、集成电路速度分级优化结构的插入；3、在频率分界F_i下对集成电路芯片进行测试；4、获得原始的速度分级结果；5、进行速度分级优化；6、在频率分界F_i下重新进行测试；7、重新划分被测集成电路芯片的速度等级；8、决定速度等级并计算速度分级优化率；9、标定集成电路芯片的速度等级以及工作频率。

技术领域

本发明涉及一种集成电路芯片速度分级优化结构及优化方法，更确切的说，是一种适用于在集成电路芯片速度分级过程中提升高性能集成电路芯片产出的速度分级优化结构及其进行优化的方法。

背景技术

集成电路(integrated circuit)是一种微型电子器件或部件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。

随着集成电路制造工艺的不断进步，集成电路内部的晶体管尺寸越来越小，目前已经有7nm制程的集成电路诞生。晶体管尺寸的降低，意味着单位面积的芯片上可以集成更多的晶体管，同时也造成晶体管的阈值电压不断下降，即其功耗也在不断的降低。然而，由于晶体管的尺寸的减小，其制造工艺误差也越来越难以控制，尤其是在45nm制程以下，工艺误差尤为明显，已成为影响集成电路性能的一个主要因素。

工艺误差主要对晶体管的阈值电压、门的长度、宽度和氧化层的厚度造成影响，在性能上主要体现为晶体管的时延会随着工艺误差的大小发生波动[1]。因为这些波动，集成电路内部的某些路径的时延也会随之发生变化，与预期设计发生偏差。如原设计集成电路的工作时钟为20ns，芯片中时延最长的路径的时延为19ns，但是由于工艺误差的影响，对于不同批次的集成电路，这条路径的时延可能是21ns，也可能是15ns，这样该集成电路工作时钟就可能是20ns以上，或者20ns以下，也就意味着同一种集成电路不同个体其运行最大运行速度是不一致的。

为了更好的发挥集成电路的性能，同时提升生产厂商的利润，通常集成电路(如：微控制器，DSP，微处理器，甚至是ASIC)按照运行速度的快慢被分为若干的等级，称为速度分级(Speed Binning)，例如，Altera的FPGA器件一般有6、7、8，三个速度等级。处于较高速度等级的集成电路，相较低速度等级而言，一般可以使生产厂商获得更多的利润。例如，最快的Intel Prescott和AMD64 Venice的价格是最慢的芯片的3倍左右。也就是说，在同一批次中，处于高速度等级的集成电路的比例越高，生产厂商可获取的利润越高。

因此，高效准确的对集成电路进行速度分级测试，保证没有高速度等级的集成电路被划分到低等级之中，以尽量提升高速度等级集成电路所占的比例是十分重要的。