[发明专利]多层电子组件和制造该多层电子组件的方法在审
申请号: | 201610693702.1 | 申请日: | 2016-08-19 |
公开(公告)号: | CN106935401A | 公开(公告)日: | 2017-07-07 |
发明(设计)人: | 洪容珉;崔才烈;洪奇勺 | 申请(专利权)人: | 三星电机株式会社 |
主分类号: | H01G4/30 | 分类号: | H01G4/30;H01G4/12;H01G4/005;H01G4/012;H01G4/228;H01G4/232;H01G13/00 |
代理公司: | 北京铭硕知识产权代理有限公司11286 | 代理人: | 马翠平,汪喆 |
地址: | 韩国京畿*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 多层 电子 组件 制造 方法 | ||
本申请要求于2015年12月29日在韩国知识产权局提交的第10-2015-0188335号韩国专利申请的优先权和权益,该申请的公开内容通过引用包含于此。
技术领域
本公开涉及一种多层电子组件和制造该多层电子组件的方法,更具体地,涉及一种多层陶瓷电容器和制造该多层陶瓷电容器的方法。
背景技术
多层陶瓷电容器可包括:多层结构,通过堆叠多个包含介电材料的片来形成;外电极,形成在多层结构的外表面上且具有不同极性;内电极,交替地堆叠在多层结构内且分别连接到外电极中的对应外电极。
交替地形成在多个片之间的内电极彼此连接以具有不同极性,从而产生电容耦合,由此多层陶瓷电容器具有电容值。
近年来,为了增大多层陶瓷电容器的电容且使多层陶瓷电容器最小化,已提出使介电片纤薄的各种尝试,由此增加在相同尺寸的组件内的堆叠介电片的数量。此外,已做出努力以优化具有多层结构的主体的空余部,从而确保增大在内电极之间的重叠区域。
发明内容
本公开的多层电子组件提供在内电极图案之间的最大覆盖范围,以在防止在内电极图案之间的短路的同时确保最大电容。本公开还详述了制造该多层电子组件的方法。
根据本公开的一方面,一种多层电子组件可包括主体、第一外电极、第二外电极、第一侧部和第二侧部。所述主体包括第一内电极图案和第二内电极图案交替堆叠的多层结构且包含介电材料。所述第一侧部和所述第二侧部设置在所述主体的外表面上,以彼此面对。所述第一外电极和所述第二外电极设置在所述主体的外表面上,以彼此面对。所述第一内电极图案暴露到所述主体的分别设置有所述第一外电极和所述第一侧部的第三外表面和第五外表面。另外,所述第二内电极图案暴露到所述主体的分别设置有所述第二外电极和所述第二侧部的第四外表面和第六外表面。
根据本公开的另一方面,制造多层电子组件的方法可包括使用包含具有介电特性的粉末、粘合剂和溶剂的浆料来形成第一陶瓷生片和第二陶瓷生片。第一内电极基部图案和第二内电极基部图案分别印刷在所述第一陶瓷生片和所述第二陶瓷生片的一个表面上,所述第一内电极基部图案和所述第二内电极基部图案包括形状彼此相同的一个或更多个带形状。交替地堆叠包括所述第一内电极基部图案的第一陶瓷生片和包括所述第二内电极基部图案的第二陶瓷生片。切割堆叠了所述第一陶瓷生片和所述第二陶瓷生片的多层条以形成独立主体,所述独立主体均包括所述第一内电极基部图案和所述第二内电极基部图案交替堆叠的多层结构且包含介电材料。第一侧部和第二侧部设置在每一个主体的两个相对的外表面上,第一外电极和第二外电极设置在每一个主体的两个其他相对的外表面上。
根据本公开的另一方面,一种多层电子组件包括主体,所述主体包括设置在介电体中的交替堆叠的第一内电极和第二内电极。所述第一内电极和所述第二内电极均具有形状彼此相同的矩形带形状,所述第一内电极和所述第二内电极沿竖直方向堆叠,以使在所述主体中,所述第一内电极沿水平方向相对于所述第二内电极错开。
根据本公开的另一方面,一种方法包括:沿竖直方向交替地堆叠第一陶瓷生片和第二陶瓷生片,以形成多层条,其中,所述第一陶瓷生片具有设置在所述第一陶瓷生片上的第一内电极,所述第二陶瓷生片具有设置在所述第二陶瓷生片上的第二内电极,所述第一内电极和所述第二内电极中的每一者包括形状彼此相同且彼此分开的两个或更多个矩形带形状,并且所述第一陶瓷生片和所述第二陶瓷生片被堆叠成使得在所述多层条中,所述第一内电极沿水平方向相对于所述第二内电极错开。进而,沿着至少一个竖直切割面切割所述多层条,以形成两个或更多个独立主体,其中,所述多层条的切割使来自所述第一内电极和所述第二内电极中的仅第一内电极暴露在所述一个竖直切割面上。
附图说明
通过下面结合附图的详细描述,本公开的以上和其他方面、特征及优点将被更清楚地理解,在附图中:
图1是根据示例性实施例的多层电子组件的示意性透视图;
图2A至图2F是诸如图1所示的多层电子组件的主体的各个外表面的示意性截面图;
图3是示出诸如图1所示的多层电子组件的主体内的内电极图案的分解透视图;
图4是其上安装有图1的多层电子组件的安装板的示意性透视图;
图5A和图5B是示出在制造诸如图1所示的多层电子组件的方法中使用的第一内电极基部图案的示图;
图6A和图6B是示出在制造诸如图1所示的多层电子组件的方法中使用的第二内电极基部图案的示图;
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