[发明专利]半导体器件的形成方法

说明书

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部和隔离结构，所述隔离结构覆盖鳍部部分侧壁；在所述隔离结构上和鳍部的表面形成前驱层；氧化所述前驱层，形成伪栅介质材料层；在伪栅介质材料层上形成伪栅电极材料层；图形化伪栅电极材料层和伪栅介质材料层，形成伪栅介质层和位于伪栅介质层上的伪栅电极层，所述伪栅介质层位于隔离结构的表面、覆盖部分鳍部的顶部表面和侧壁表面；在隔离结构和鳍部上形成覆盖伪栅介质层和伪栅电极层的侧壁的层间介质层；去除伪栅电极层和伪栅介质层。所述半导体器件的形成方法能够减小对隔离结构的损耗程度。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术

MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。

随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。

然而，现有技术中鳍式场效应晶体管形成的半导体器件的性能有待提高。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，以减小对隔离结构的损耗程度。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部和隔离结构，所述隔离结构覆盖鳍部部分侧壁；在所述隔离结构上和鳍部的表面形成前驱层；氧化所述前驱层，形成伪栅介质材料层；在伪栅介质材料层上形成伪栅电极材料层；图形化伪栅电极材料层和伪栅介质材料层，形成伪栅介质层和位于伪栅介质层上的伪栅电极层，所述伪栅介质层位于隔离结构的表面、覆盖部分鳍部的顶部表面和侧壁表面；在隔离结构和鳍部上形成覆盖伪栅介质层和伪栅电极层的侧壁的层间介质层；去除伪栅电极层和伪栅介质层。

可选的，形成所述前驱层的工艺为原子层沉积工艺、等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。

可选的，所述前驱层的材料为非晶硅。

可选的，形成所述前驱层的工艺为低压化学气相沉积工艺，参数包括：采用的气体包括SiH₄，SiH₄的流量为30sccm～300sccm，温度为260摄氏度～520摄氏度，压强为0.03torr～1torr。

可选的，氧化所述前驱层采用的温度为850摄氏度～1050摄氏度，时间为5秒～500秒。

可选的，氧化所述前驱层的工艺为干法氧化工艺或湿法氧化工艺。

可选的，所述伪栅介质材料层的厚度为15埃～80埃。

可选的，去除伪栅电极层和伪栅介质层的方法为：去除伪栅电极层；去除伪栅电极层后，去除伪栅介质层。

可选的，在形成层间介质层之前，还包括：在所述伪栅介质层和伪栅电极层两侧的鳍部中形成源漏掺杂区。

可选的，去除伪栅电极层和伪栅介质层，形成开口；所述半导体器件的形成方法还包括：在所述开口中形成位于开口侧壁和底部的栅介质层和位于栅介质层上的金属栅电极层。

可选的，所述半导体衬底包括核心区和边缘区；所述鳍部、隔离结构和前驱层位于核心区和边缘区的半导体衬底上；形成伪栅介质材料层后，伪栅介质材料层位于核心区和边缘区的半导体衬底上。