[发明专利]高密度半导体结构

说明书

技术领域

本发明涉及一种半导体结构，且特别是涉及一种具有特别存储单元布线(layout)的高密度半导体结构。

背景技术

随着半导体动态随机存取存储器(Dynamic Random Access Memory,DRAM)装置的整合，已发展出适用于高度整合的存储单元阵列布线与结构。为了使动态随机存取存储器装置具有更高的密度，DRAM存储单元已成功地缩小至次微米级(submicron)的范围。然而，由于尺寸缩小，存储单元电容也缩小，可能降低信噪比(Signal-to-noise ratio,S/N)、提高刷新频率、装置错误等。

因此，需要以最小量的空间密集地排列存储单元，以维持或增加特征间距(feature spacing)并减少硅表面积的使用。

发明内容

本发明的目的在于提供一种半导体结构，通过改变半导体结构晶体管的排列方式，可提供高密度的存储单元阵列。

根据本发明的一方面，提出一种半导体结构，包括一基板、一位线以及一第一存储单元组。位线设置于基板上且具有一第一侧与一第二侧，第二侧与第一侧相对。第一存储单元组包括一第一晶体管、一第一电容、一第二晶体管及一第二电容。第一晶体管设置于基板上且具有一第一终端与一第二终端，第一终端连接位线。第一电容连接第一晶体管的第二终端。第二晶体管设置于基板上且具有一第三终端与一第四终端，第三终端连接位线。第二电容连接第二晶体管的第四终端。第一电容与第二电容在垂直于位线的延伸方向的一方向上与位线分开，且第一电容与第二电容位于位线的第一侧。

为让本发明的上述内容能更明显易懂，下文举实施例，并配合所附附图，作详细说明如下：

附图说明

图1为本发明一实施例的半导体结构的俯视图；图2为本发明另一实施例的半导体结构的俯视图；图3为本发明又一实施例的半导体结构的俯视图。

主要元件符号说明

101、102、103：半导体结构

1：第一存储单元组

11：第一主动区域

11-1：第一终端

11-2：第二终端

12：第二主动区域

12-1：第三终端

12-2：第四终端

21：第一电容

22：第二电容

31：第一位线接垫

θ1：第一主动区域与位线之间的夹角

θ2：第二主动区域与位线之间的夹角

2：第二存储单元组

13：第三主动区域

13-1：第五终端

13-2：第六终端

14：第四主动区域

14-1：第七终端

14-2：第八终端

23：第三电容

24：第四电容

32：第二位线接垫

60：六边形

BL：位线

BL_a：位线的第一侧

BL_b：位线的第二侧

WL1：第一字符线

WL2：第二字符线

WL3：第三字符线

WL4：第四字符线

WL5：第五字符线

T1：第一晶体管

T2：第二晶体管

T3：第三晶体管

T4：第四晶体管

X、Y：座标轴

具体实施方式

以下是参照所附附图详细叙述本发明的实施态样。需注意的是，实施例所提出的结构和内容仅为举例说明之用，本发明欲保护的范围并非仅限于所述的态样。实施例中相同或类似的标号是用以标示相同或类似的部分。需注意的是，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构加以变化与修饰，以符合实际应用所需。因此，未于本发明提出的其他实施态样也可能可以应用。再者，附图是已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。

图1为本发明一实施例的半导体结构101的俯视图。要注意的是，为了更清楚绘示半导体结构101某些元件之间的关系，可能会省略其他元件。