[发明专利]存储器阵列及其读、编程、擦除操作方法

说明书

一种存储器阵列及其读、编程、擦除操作方法，存储器阵列包括多个存储列，每一存储列包括多个闪存单元；多个存储列划分成至少两个块，相邻块之间至少设置一源下拉列；源下拉列包括多个闪存单元；源下拉列中每一闪存单元的选择栅和多个存储列中与其处于同一行的闪存单元耦接至同一字线；源下拉列中每一闪存单元的控制栅和多个存储列中与其处于同一行的闪存单元耦接至同一控制栅线；源下拉列中每一闪存单元的擦除栅和多个存储列中与其处于同一行的闪存单元耦接至同一擦除栅线；源下拉列中每一闪存单元的源极耦接至多个存储列中与其处于同一行的闪存单元的源极；源下拉列中的每一闪存单元的漏极接收下拉控制信号。本发明可提高存储器阵列的读性能。

技术领域

本发明涉及存储器领域，特别涉及一种存储器阵列及其读、编程、擦除操作方法。

背景技术

闪存(Flash Memory)是一种长寿命的非易失性的存储器，在断电情况下仍能保持所存储的数据信息。由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的基本输入输出系统(Basic Input Output System，BIOS)、个人数字助理(PersonalDigital Assistant，PDA)、数码相机中保存资料等。

图1是现有技术的一种存储器阵列的电路图。参照图1，以一个4行192列的存储器阵列为例，所述存储器阵列100可以包括多个存储列，所述存储列中的存储单元可以是闪存单元。其中，每一列所述存储列中闪存单元的漏极耦接至与所述存储列相对应的位线，例如图1中的位线bl0、bl1、……、以此类推至bl190和bl191；所述多个存储列中第m行的闪存单元的控制栅与所述多个存储列中第m+1行的闪存单元的控制栅互相耦接，并耦接至对应的控制栅线，例如图1中的cg0和cg1；所述多个存储列中第m行的闪存单元的源极与所述多个存储列中第m+1行的闪存单元的源极接收源线信号，例如图1中的sl0和sl1；并且，所述多个存储列中同一行的闪存单元的选择栅分别耦接至同一字线，例如图1中的wl0、wl1、wl2和wl3；其中，m≥1且为奇数。

存储器阵列100在读操作的时候，其内部的待读取闪存单元10的源极需要被下拉至0V电位。现有技术一般采用大尺寸的下拉器件(例如，采用NMOS管)耦接所述待读取闪存单元10的源极，例如下拉器件20、30、40和50，并通过下拉信号slpd0控制下拉器件20和30导通，使得所述待读取闪存单元10的源极下拉至地，也即相对于地的0V电位；若所述待读取闪存单元为存储器阵列100的第3行或第4行，则通过下拉信号slpd1控制下拉器件40和50导通。然而，由于在存储器阵列100中，所述待读取闪存单元10的源极至所述下拉器件的路径具有特定大小的阻抗，具体地，所述路径上可以包括金属电阻(MetalResistor)和扩散电阻(Diffusion Resistor)，因而实际上所述待读取闪存单元10的源极的电位不为0V，这将使得严重影响待读取闪存单元10的读性能。特别是当所述存储器阵列100的列数量较多时，此现象更为严重，待读取闪存单元的的读性能更差。

图2是现有技术的存储器阵列100中待读取闪存单元10的源极至下拉器件的等效电阻效果图。如图2所示，待读取闪存单元10的源极输出有源极电流ISL，所述源极电流ISL流入至所述下拉器件20和下拉器件30的路径可以等效有金属电阻RM_L、RM_M和RM_R以及扩散电阻Rdiff_L和Rdiff_R，现有技术一般采用电阻并联的方式降低其所述金属电阻和扩散电阻的大小。具体地，可以采用图2所示的R1、R2、R3和R4。采用电阻并联的方式虽然在一定程度上可以降低电路中金属电阻和扩散电阻的大小，使得所述待读取闪存单元10的源极电位更加趋近于0V以改善待读取闪存单元10的读性能；然而，此方法在其读性能的改善上效果有限，并且，在设计中要额外增加版图面积以及功耗。

因此，现有技术中的存储器阵列仍然面临着读性能不佳的问题。

发明内容

本发明解决的技术问题是如何改进现有技术的存储器阵列的读操作性能。