[发明专利]电子封装结构及其制法

说明书

技术领域

本发明有关一种封装技术，尤指一种具整版面的电子封装结构及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足电子封装结构微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer Level Packaging，简称WLP)或芯片级封装(Chip Scale Package，简称CSP)的技术。

图1A至图1E为现有芯片级封装的半导体封装件的制法的剖面示意图。

如图1A所示，形成一热化离形胶层(thermal release tape)100于一如硅基板或有机板材的承载件10上。

接着，置放多个半导体元件11于该热化离形胶层100上，这些半导体元件11具有相对的作用面11a与非作用面11b，各该作用面11a上均具有多个电极垫110，且各该作用面11a黏着于该热化离形胶层100上。

如图1B所示，形成一封装胶体14于该热化离形胶层100上，以包覆该半导体元件11。

如图1C所示，烘烤该封装胶体14以硬化该热化离形胶层100，进而移除该热化离形胶层100与该承载件10，而外露出该半导体元件11的作用面11a。

如图1D所示，形成一线路结构16于该封装胶体14与该半导体元件11的作用面11a上，令该线路结构16电性连接该电极垫110。接着，形成一绝缘保护层18于该线路结构16上，且该绝缘保护层18外露该线路结构16的部分表面，以供结合如焊球的导电元件17。

如图1E所示，沿如图1D所示的切割路径L进行切单制造方法，以获取多个个芯片级封装的半导体封装件1。

然而，现有半导体封装件1的制造方法中，该承载件10为整版面(即量产尺寸)，且该承载件10仅于一侧上设置该半导体元件11，故于形成封装胶体14时，该承载件10因与该封装胶体14热膨胀系数(Coefficient of thermal expansion，简称CTE)不匹配(mismatch)而容易发生热应力不均匀的情况，致使热循环(thermal cycle)时该承载件10产生翘曲(warpage)，进而导致发生植球(即该导电元件17)掉落、该导电元件17不沾锡(non-wetting)等问题。

此外，翘曲的情况也会造成制造方法中的结构无法放入机台中、或造成该半导体元件11发生碎裂而使产品良率降低。

另外，该承载件10仅于单一侧形成这些半导体封装件1，致使产能(Throughput)低，因而导致该半导体封装件1的生产成本极高。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种电子封装结构及其制法，以防止该承载件发生翘曲。

本发明的电子封装结构，包括多个封装单元，且各该封装单元包含：封装层，其具有相对的第一表面与第二表面；至少一电子元件，其嵌设于该封装层中；以及线路结构，其形成于该封装层的第一表面上且电性连接该电子元件。

本发明还提供一种电子封装结构的制法，其包括：提供一具有相对的第一侧与第二侧的承载件；设置多个电子元件于该承载件的第一侧与第二侧上，且形成封装层于该承载件的第一侧与第二侧上，以令该封装层包覆这些电子元件；以及形成线路结构于该封装层上，且令该线结构部电性连接这些电子元件。

前述的制法中，还包括于形成该线路结构后，移除该承载件。

前述的电子封装结构及其制法中，该承载件的第二侧上方的布设构造与该承载件的第一侧上方的布设构造相同。

前述的电子封装结构及其制法中，还包括形成多个导电元件于该线路结构上。

前述的电子封装结构及其制法中，还包括形成多个导电柱于该封装层中且电性连接该线路结构。

前述的电子封装结构及其制法中，该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫，该电极垫上结合有导电体，且该导电体的端面外露出该封装层。

由上可知，本发明的电子封装结构及其制法，主要通过该承载件的第一侧与第二侧上均布设有电子元件、封装层与线路结构，而能平衡该承载件的第一侧与第二侧所受的应力，故相比于现有技术，本发明能防止该承载件发生翘曲。

此外，本发明因可于该承载件的第一侧与第二侧上进行电子封装件的制作，故相比于现有技术，本发明可提升其产能，因而能大幅降低制作成本。

附图说明

图1A至图1E为现有半导体封装件的制法的剖面示意图；