[发明专利]沟槽式功率半导体元件及其制造方法

权利要求书

1.一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：

形成一外延层于一基材上；

形成一基体区于所述外延层内；

形成一沟槽于所述外延层中；

形成一初始栅极结构于所述沟槽内，其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构，所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间，所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质；

执行一掺杂制程，同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区；以及

执行一热扩散制程，以使所述第一表层掺杂区形成一源极区，且在所述沟槽内形成一栅极；

其中，所述栅极包括一上掺杂区以及一下掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面，所述上掺杂区的第二导电型杂质的浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。

2.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，形成所述初始栅极结构的步骤是在形成所述基体区的步骤之后。

3.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述叠层包括一第一介电层与一第二介电层，所述第一介电层夹设于所述第二介电层与所述栅绝缘层之间，且构成所述第一介电层的材料不同于构成所述第二介电层以及所述栅绝缘层的材料。

4.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，形成所述初始栅极结构的步骤包括：

依序在所述沟槽内形成所述栅绝缘层、一第一初始介电层以及一第二初始介电层；

形成所述第一重掺杂半导体结构于沟槽内；去除位于所述沟槽上半部的所述第二初始介电层；

去除位于所述沟槽上半部的所述第一初始介电层，以在所述沟槽下半部形成所述叠层；以及

分别形成两个所述第二重掺杂半导体结构于两个凹槽内，其中两个所述凹槽为去除所述第二初始介电层上半部与第一初始介电层上半部而形成。

5.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述PN接面所在的位置低于所述基体区的最低点。

6.如权利要求1所述的沟槽式功率半导体元件的制造方法，其特征在于，所述PN接面所在的位置低于所述叠层的顶部。

7.一种沟槽式功率半导体元件，其特征在于，所述沟槽式功率半导体元件包括：

一基材；

一外延层，其位于所述基材上，并具有一沟槽；以及

一栅极结构，其位于所述沟槽内，其中所述栅极结构包括:

一栅绝缘层，其覆盖所述沟槽；

一叠层，其覆盖所述栅绝缘层的下半部；及

一栅极，其位于所述沟槽内，所述栅极以所述栅绝缘层及所述叠层与所述外延层隔离，其中所述栅极包括一被所述叠层围绕的下掺杂区以及一位于所述叠层及所述下掺杂区上方的上掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面，所述上掺杂区内的杂质浓度是由所述上掺杂区的外围朝所述上掺杂区的内部递减。

8.如权利要求7所述的沟槽式功率半导体元件，其特征在于，所述的沟槽式功率半导体元件还包括:

一基体区，其位于所述外延层内并和所述栅极结构的上半部相邻；以及

一源极区，其位于外延层内并和所述栅极结构的上半部相邻，其中所述源极区位于所述基体区的上方，且所述PN接面所在的位置低于所述基体区的最低点。

9.如权利要求8所述的沟槽式功率半导体元件，其特征在于，所述叠层的顶端低于所述基体区的下方边缘。