[发明专利]一种基于FPGA进位链的高精度延时产生器

说明书

本发明公开了一种基于FPGA进位链的高精度延迟产生器，包括通信和控制接口模块、粗延时产生模块、细延时产生模块三个部分：通信和控制接口模块的功能是接收数字延时信息，生成延时触发信号以及生成复位信号；粗延时产生模块以粗延时精度产生较大动态范围的初始延时差；细延时产生模块以细延时精度产生高精度的补偿延时差；初始延时差和补偿延时差之和构成了整体的延时差。所述细延时产生模块的主要结构是由进位链构造的Vernier延时环，进位链的尾端被回接到首端从而形成振荡环结构。本发明基于FPGA片内资源设计的高精度延迟产生器，具备可重构性，系统集成能力强，能够实现高分辨率与大动态范围的统一。

技术领域

本发明属于高精密自动测试仪器技术领域，特别是一种基于FPGA进位链的高精度延迟产生器。

背景技术

高精度延时产生器的作用是产生两个具有一定时间间隔的电脉冲信号，该间隔大小由数字编程设置。它在高精密自动测试仪器领域如超大规模集成电路(VLSI)功能测试、锁相环(PLL)测试、集成电路(IC)脉冲特性测试、时间数字转换器(TDC)测试、时钟综合器测试等方面，都具有重要的应用价值。此外，它也是某些高能物理实验装置、事件符合系统、核医学成像装置等大型仪器所需的关键功能模块。

然而目前市场上能够提供亚纳秒精度的延时产生器的公司很少，其中ADI公司生产的型号为AD9501的延迟芯片是这些为数不多的产品中的优秀代表，它提供了最小10ps的延时分辨率，延时精度为53ps，但是动态工作范围只有8比特，对应最大可调节延时仅为2.5ns。此外由于专用集成芯片(ASIC)的特性，采用该类芯片作为延时产生器而研发的系统，市场化周期较长，并且难于适应功能参数的变化需求，灵活性较差。

现场可编程逻辑阵列(FPGA)由于其可重构特性，提高了适用于各种具体应用环境的灵活性并且能够加速产品面向市场的速度，可以显著节约研发成本。正如上文所述，高精度延迟产生器是高精密自动测试技术领域的关键组成模块，因而与整个系统集成的灵活程度也是衡量其应用价值的重要因素，这决定了基于FPGA平台的延迟产生器拥有广阔的应用前景。然而FPGA内部逻辑资源种类有限，严重限制了设计自由度，因而目前还十分欠缺基于FPGA片内逻辑资源实现高精度延时器的成熟方案。

发明内容

本发明的目的在于提供一种基于FPGA进位链的具有高分辨率和大动态范围的延时产生器。

实现本发明目的的技术解决方案为：一种基于FPGA进位链的高精度延迟产生器，包括通信和控制接口模块、粗延时产生模块、细延时产生模块三个部分，其中：

所述通信和控制接口模块从PC接收数字延时信息，生成延时触发信号以及在延时器工作完成后生成复位信号；

所述粗延时产生模块以粗延时精度产生初始延时差，粗延时产生模块决定整个延时产生器的动态工作范围；

所述细延时产生模块以细延时精度产生补偿延时差，细延时产生模块决定整个延时产生器的延时分辨率；初始延时差和补偿延时差之和构成了整体的延时差。

进一步地，所述通信和控制接口模块从PC接收的数字延时信息为数值组合(m,n)，其中m表示粗数字延时信息，n表示细数字延时信息；用△T表示预期产生的延时差，r_c表示粗延时产生模块的分辨率，r_f表示细延时产生模块的分辨率，则其中运算符表示取不大于x的整数。

进一步地，所述粗延时产生模块包括使能控制单元、多路选择器和脉冲抽取单元，使能控制单元判断接收到有效的延时触发信号后，控制多路选择器将时钟信号连通至脉冲抽取单元，脉冲抽取单元产生粗领先输出和粗落后输出信号。