[发明专利]SR锁存电路、集成电路以及串行器解串器

权利要求书

1.一种设置/重置SR锁存电路，包括：

使能输入；

SR锁存电路输出；

第一输入级，包括：

用于接收设置输入的输入端，

第一反相器，具有提供所述SR锁存电路输出的第一分量的输出端，和

第一P沟道金属氧化物半导体PMOS晶体管，连接在电源端子与所述第一反相器之间，并且是所述第一输入级中仅有的用于在所述设置输入和重置输入变为有效之前接收所述使能输入的晶体管，

所述第一输入级在使能时变得透明并且在所述第一输入级的所述输入端和所述第一输入级的所述输出端之间具有单门延时；以及

第二输入级，包括：

用于接收所述重置输入的输入端，

第二反相器，具有提供所述SR锁存电路输出的第二分量的输出端，和

第二PMOS晶体管，连接在所述电源端子与所述第二反相器之间，并且是所述第二输入级中仅有的用于在所述设置输入和所述重置输入变为有效之前接收所述使能输入的晶体管，

所述第二输入级在使能时变得透明并且在所述第二输入级的所述输入端和所述第二输入级的所述输出端之间具有单门延时。

2.根据权利要求1所述的SR锁存电路，被配置为接收作为归零信号的所述设置输入和所述重置输入，所述归零信号被定时为在所述使能输入使得所述第一输入级和所述第二输入级变得透明之后变得有效。

3.根据权利要求1所述的SR锁存电路，进一步包括：输入生成电路，被配置为生成作为归零信号的所述设置输入和所述重置输入，所述归零信号被定时为在所述使能输入使得所述第一输入级和所述第二输入级变得透明之后变得有效。

4.根据权利要求3所述的SR锁存电路，其中，所述输入生成电路包括生成所述设置输入和所述重置输入的强制限幅电路。

5.根据权利要求1所述的SR锁存电路，进一步包括：

存储电路，具有与第一输出端和第二输出端交叉连接的第一输入端和第二输入端，所述第一输出端还连接至所述第一输入级的所述输出端，并且所述第二输出端还连接至所述第二输入级的所述输出端。

6.根据权利要求1所述的SR锁存电路，其中：

所述设置输入和所述重置输入携带互补的输入数据并且使用归零信号；以及

所述第一输入级的输出和所述第二输入级的输出携带对于所述SR锁存电路输出的互补的非归零信号。

7.根据权利要求5所述的SR锁存电路，其中：

所述第一输入级和所述第二输入级具有由所述使能输入激活的透明状态；并且

所述第一输入级和所述第二输入级被配置为在所述透明状态时为所述存储电路提供过强的动力。

8.一种均衡器，包括：

根据权利要求1所述的SR锁存电路；以及

仅生成所述使能输入与用于所述SR锁存电路的所述设置输入和所述重置输入的有效组合的之前的电路，所述有效组合包括：

对于低电平有效使能：

或者

对于高电平有效使能：

9.根据权利要求5所述的SR锁存电路，其中，所述存储电路包括交叉耦接的反相器。

10.根据权利要求1所述的SR锁存电路，其中：

所述第一反相器包括PMOS晶体管和NMOS晶体管；

所述第一输入级的所述第一PMOS晶体管被连接至所述第一反相器的所述PMOS晶体管和所述NMOS晶体管中的接收所述使能输入的一个晶体管；

所述第二反相器包括PMOS晶体管和NMOS晶体管；以及

所述第二输入级的所述第二PMOS晶体管被连接至所述第二反相器的所述PMOS晶体管和所述NMOS晶体管中的接收所述使能输入的一个晶体管。

11.一种集成电路，包括权利要求1所述的SR锁存电路。